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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 한태희
- 발행연도
- 2015
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수3
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스마트 기기 시장의 눈부신 성장으로 핵심 SoC (System on Chip)에 대한 고성능 다기능 요구와 더불어 전력 소모 또한 급속도로 증가하고 있다. 그러나 이러한 요구 사항을 만족시키기 위해 점점 더 미세화된 공정을 사용하게 되면서 심화된 공정 변이(process variation)문제로 인해 설계 마진(design margin)이 증가하여 성능과 전력소모를 악화시켜 궁극적으로 수율에 심각한 악영향을 주고 있다. Voltage binning 기법은 효과적인 post silicon tuning 기법중의 하나로, 개별 칩이 아닌 일정한 범위의 속도와 누설 전류에 따라 칩들을 선별 그룹핑한 bin 단위의 공급 전압 조절을 통해 경제적으로 공정 변이로 인한 parametric 수율 손실을 줄일 수 있다. 본 논문에서는 수율 손실 없이 추가적으로 평균 전력 소모를 개선하기 위한 voltage binning 기반의 최적화된 공급 전압 조절 방법을 제안한다. 제안한 기법은 칩 속도와 누설전류의 특성에 따른 공정 코너들의 서로 다른 LVCC (Low VCC) 마진을 고려하여 전압 마진의 편차를 최적화함으로써 전력 소모를 개선할 수 있다. 제안한 방식을 30나노급 모바일 SoC 제품에 적용한 결과 전통적인 voltage binning 방법 대비 동일조건에서 약 6.8%까지 평균 전력 소모를 줄일 수 있었다.
목차
제1장 서론 2제2장 관련 연구 72-1. Voltage Binning에 대한 연구 7제3장 Voltage Binning의 원리와 방법 143-1. BIN을 분류하기 위한 판단 기준 143-2. BIN별 공급 전압의 결정 18제4장 제안하는 Voltage Binning 기법 224-1. 공정 코너의 LVCC 마진 편차 224-2. 코너 특성별로 bin을 재분류하는 기법 26제5장 실험 29제6장 결론 33참고문헌 34Abstract 36
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