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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 최혁환
- 발행연도
- 2014
- 저작권
- 부경대학교 논문은 저작권에 의해 보호받습니다.
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This thesis proposes the variations of the loop filter to improve the jitter characteristic in delay locked loop(DLL). The proposed DLL improves jitter by decreasing a variation of loop filter voltage after DLL is locked. The DLL shows that the jitter characteristic can be improved with various loop filters in DLL. It has been designed with 1.8V 0.18μm CMOS process.
목차
Ⅰ. 서론 1Ⅱ. 지연 고정 루프의 기본 개념 22.1 지연 고정 루프의 기본 구조 및 동작원리 32.1.1 위상-주파수 검출기 52.1.2 전하펌프와 루프필터 92.1.3 전압 제어 지연단 122.2 지연 고정 루프의 소신호 모델 142.2.1 전압 제어 지연단의 소신호 모델 142.2.2 위상-주파수 검출기와 전하펌프의 소신호 모델 162.2.3 루프필터의 소신호 모델 18Ⅲ. 루프필터 이론 193.1 기존 루프필터 193.2 루프필터 전압과 jitter와의 관계 203.3 제안한 루프필터 22Ⅳ. 지연 고정 루프 주요 블록 설계 254.1 지연 고정 루프 구조 254.2 위상-주파수 검출기의 설계 274.3 전하펌프의 설계 304.4 전압 제어 지연단의 설계 324.4.1 전압 제어 지연단 324.4.2 위상-변화 전압 변환기 및 평균값 검출기 344.5 주파수 체배기의 설계 38Ⅴ. 시뮬레이션 결과 및 레이아웃 405.1 시뮬레이션 결과 405.2 레이아웃 455.2.1 위상-주파수 검출기 455.2.2 전하펌프 465.2.3 전압 제어 지연단 475.2.4 위상-변화 전압 변환기 495.2.5 평균값 검출기 505.2.6 제어 신호 검출기 515.2.7 주파수 체배기 525.2.8 Full Chip Layout 53Ⅵ. 결론 54참고문헌 55
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