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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 조경록
- 발행연도
- 2014
- 저작권
- 충북대학교 논문은 저작권에 의해 보호받습니다.
이용수4
이 논문의 연구 히스토리 (3)
2014
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곱셈기는 거의 모든 processor나 digital signal processing 하드웨어에 필수적으로 포함되어 있다. 최근 디지털 신호를 고속으로 처리하기 위한 곱셈기 성능향상 연구가 진행되고 있다. 이 논문의 목적은 기존의 곱셈기 회로가 갖는 속도, 면적, 전력소모를 개선하는 방안을 제시 하는 것이다. 곱셈기를 구성하는 전가산기는 다수의 논리 회로가 합쳐져 구성된다. 회로를 구성하는 논리회로가 늘어나면 전체 회로의 면적, 전력 소모, 지연시간에 나쁜 영향을 미친다. 이 문제 해결에 사용한 방법은 곱셈기를 나노 미터 단위의 멤리스터 소자와 CMOS를 결합하여 회로를 구성한다. 멤리스터 소자의 사용으로 인한 트랜지스터 개수의 감소는 칩으로 구현할 때 실리콘 표면의 면적 이득을 얻는다. 또한 트랜지스터 개수의 감소는 전가산기의 임계 경로를 줄어들게 하여 속도를 개선한다. 문제 해결 방안 적용한 결과, 제안한 재구성 가능한 곱셈기와 Dadda tree와 비교하여 곱셈기 회로의 면적은 67% 감소하였고, 지연시간은 10% 줄어들었다. 이 회로는 90nm CMOS 공정을 바탕으로 평가되었다. 동작 주파수는 1GHz이고 공급전압은 1V이다. 이 연구를 통하여 얻은 결론은 기존의 곱셈기를 비롯한 대형회로가 갖는 무어의 법칙무어의 법칙(Moore''s law)의 한계를 돌파하여 설계가 가능하다는 것이다. 곱셈기 설계에서도 기존회로의 속도 특성을 유지하고 문제를 극복하기 위한 방법으로 멤리스터-CMOS 기반의 곱셈기가 대안이 될 수 있다는 것이다.
목차
Ⅰ. 서 론 1Ⅱ. 멤리스터 52.1 네 번째 기본소자의 도출 52.2 멤리스터의 동작 72.3 멤리스터 모델링 92.4 멤리스터-CMOS 기반의 논리 회로 15Ⅲ. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기 183.1 기존의 곱셈기의 구조와 동작 183.2 멤리스터-CMOS 기반의 재구성 가능한 곱셈기 회로 구조 213.3 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 동작 27Ⅳ. 실험 결과 및 비교 344.1 성능 비교 및 분석 344.2 레이아웃 36Ⅴ. 결 론 39참고문헌 또는 인용문헌 41
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