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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 최상방
- 발행연도
- 2013
- 저작권
- 인하대학교 논문은 저작권에 의해 보호받습니다.
이용수1
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이진 부동소수점연산이 특정 부동소수점 수를 정확한 값으로 표현할 수 없기 때문에 금융, 과학 어플리케이션과 같은 정밀도가 매우 중요한 분야에서 십진 부동소수점 연산이 주목 받고 있다. 이에 따라 미국 전기 전자 학회에서는 십진 부동소수점 연산을 추가 도입한 IEEE 754-2008 표준안을 제정하였다. IEEE 754-2008 표준안에서는 십진수를 저장하기 위한 포맷으로 DPD 코드와 BID 코드를 제안하였는데, 연산을 위해서는 BCD와 같이 십진수를 이진수로 표현하기 위한 방법이 필요하다. BCD는 0xA～0xF의 숫자를 사용하지 않음으로 인한 redundancy를 갖고 있지만, 4비트 부호화 자릿수를 이용하면 표현가능한 모든 숫자의 범위를 내부 연산에 사용해 연산의 효율성을 높일 수 있다.
본 논문에서는 고정 소수점 병렬 십진 곱셈기의 성능을 향상시키기 위하여 제한된 범위의 부호화 자릿수 인코딩과 축약 단계를 이용한 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 부호화 자릿수로 표현 가능한 모든 범위를 사용하지 않고, 제한된 숫자 범위의 부호화 자릿수로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 부호화 자릿수의 범위를 줄임으로써 부분곱 축약단계에서 한번에 축약 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 효율적으로 수행 할 수 있다. 또한, 최종합 단계의 프리픽스 네트워크에 사용되는 캐리 생성 신호와 캐리 전달 신호를 만들어내는 로직을 개선하여 부호화 자릿수를 BCD로 빠르게 변환할 수 있다.
제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180 nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 부호화 자릿수를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.0%, 전체 면적은 5.9% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.
본 논문에서는 고정 소수점 병렬 십진 곱셈기의 성능을 향상시키기 위하여 제한된 범위의 부호화 자릿수 인코딩과 축약 단계를 이용한 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 부호화 자릿수로 표현 가능한 모든 범위를 사용하지 않고, 제한된 숫자 범위의 부호화 자릿수로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 부호화 자릿수의 범위를 줄임으로써 부분곱 축약단계에서 한번에 축약 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 효율적으로 수행 할 수 있다. 또한, 최종합 단계의 프리픽스 네트워크에 사용되는 캐리 생성 신호와 캐리 전달 신호를 만들어내는 로직을 개선하여 부호화 자릿수를 BCD로 빠르게 변환할 수 있다.
제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180 nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 부호화 자릿수를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.0%, 전체 면적은 5.9% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.
목차
목 차제 1 장 서 론 1제 2 장 관련 연구 32.1 IEEE 754-2008 표준안 32.2 병렬 십진 곱셈기 개요 52.3 이전 연구 6제 3 장 부호화 자릿수를 이용한 병렬 십진 곱셈기 93.1 부호화 자릿수 93.2 연산 단계 93.2.1 부분곱 생성 단계 93.2.2 부분곱 축약 단계 153.2.3 최종합 단계 18제 4 장 제한된 범위의 부호화 자릿수 인코딩을 이용한 병렬 십진 곱셈기 214.1 제안하는 병렬 십진 곱셈기 개요 224.2 부분곱 생성 단계 234.3 부분곱 축약 단계 254.4 최종합 단계 30제 5 장 실험 결과 및 분석 335.1 시뮬레이션 335.2 ASIC 환경에서의 합성 결과 및 분석 38제 6 장 결 론 43표 목 차표 1. 십진 부동소수점 형식의 매개변수 4표 2. 승수와 피승수의 인코딩 10표 3. 범위의 부호화 자릿수에서 덧셈 가능한 피연산자의 개수 분석 16표 4. 제안하는 승수와 피승수 인코딩 24표 5. 범위의 부호화 자릿수에서 덧셈 가능한 피연산자의 개수 분석 26표 6. 부분곱 축약 단계의 제안하는 리코더 28표 7. 부분곱 축약 단계 분석에 사용된 지연시간 측정 방법 29표 8. FPGA 로직 사용량 35표 9. 합성 결과 38표 10. 기존 병렬 십진 곱셈기와의 비교 41그 림 목 차그림 1. 십진 부동소수점 포맷 3그림 2. 병렬 십진 곱셈의 3가지 단계 5그림 3. 부호화 자릿수 표현 방법 9그림 4. 피승수의 배수 생성 11그림 5. 부분곱 선택 로직 14그림 6. 부분곱 축약 트리 15그림 7. 2-level 다중 부호화 자릿수 덧셈 17그림 8. 부호화자릿수를 BCD로 변환하는 알고리즘 18그림 9. 최종 합 단계의 캐리 프리픽스 네트워크 20그림 10. 제안하는 병렬 십진 곱셈기의 전체 구조 21그림 11. 4x4 곱셈의 예 22그림 12. 제안하는 부분곱 축약 트리 26그림 13. 제안하는 1단계 다중 부호화 자릿수 덧셈 27그림 14. 제안하는 부분곱 축약 단계의 지연시간 분석 29그림 15. 제안하는 GPgen 모듈 31그림 16. 검증 절차 34그림 17. RTL 시뮬레이션 파형 36그림 18. ChipScope Pro analyzer를 이용한 인서킷 검증 37그림 19. 각 하위 모듈의 지연시간 비교 39그림 20. 각 하위 모듈의 면적 비교 40
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