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논문 기본 정보

자료유형
학술저널
저자정보
김재형 (창원대학교)
저널정보
한국통신학회 한국통신학회논문지 한국통신학회논문지 제50권 제3호
발행연도
2025.3
수록면
489 - 499 (11page)
DOI
10.7840/kics.2025.50.3.489

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VDES(VHF Data Exchange System)는 link ID 1~34에 대하여 부호율, 정보길이, 인터리빙(interleaving) 및 펑처링(puncturing) 방법 등을 정의하고, 다양한 MCS(Modulation and Coding Scheme)을 기반으로 대용량의 데이터의 고속 전송을 디지털 해상 통신 시스템이다. 본 논문에서는 VDES 수신기를 위한 Turbo 복호기를 FPGA에 구현을 하였다. VDES의 모든 link ID를 지원할 수 있는 Turbo 복호기 알고리즘을 SIMULINK를 이용하여 모델링하고 기능을 검증하였다. 검증된 SIMULINK 모델은 HDL 컴파일러에 의하여 Verilog로 변환하였고, FILS(FPGA In the Loop Simulation) 테스트벤치로 설계된 VDES 송신기 및 수신기를 이용하여 FPGA로 구현된 VDES Turbo 복호기의 성능을 시험하였다. VDES는 link ID에 따라 다양한 인터리빙 패턴은 물론, 최대 길이 6032의 부호기 입력을 지원해야 한다, 따라서 Turbo 복호기에서 메모리 사용량을 줄이기 위한 방법으로 길이가 32인 슬라이딩 블록 기법과 인터리빙 인덱스를 실시간으로 계산하는 방식을 적용하였다. 설계된 VDES 송수신기는 43.008MHz의 클럭으로 동작을 하면서 VDES 슬롯 구간 내에서 복조 및 복호를 완료할 수 있음을 테스트벤치 시험을 통하여 확인하였다.
#VDES #Turbo decoder #SIMULINK HDL compile #FILS

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. VDES의 Turbo 부호
Ⅲ. Turbo 복호기 Log-MAP 알고리즘
Ⅳ. Turbo 복호기의 SIMULINK 모델링
Ⅴ. 모델링, HDL 컴파일, FPGA 구현 및 시험
Ⅵ. 시험 결과 및 결론
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