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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 한국정보통신학회 INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING 2023 INTERNATIONAL CONFERENCE ON FUTURE INFORMATION & COMMUNICATION ENGINEERING Vo.14 No.1
- 발행연도
- 2023.1
- 수록면
- 280 - 284 (5page)
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This paper describes a design of 223-bit point scalar multiplier for binary Edwards curve (BEdC) public-key cryptography. For an efficient implementation of point addition (PA) and point doubling (PD) on BEDC, the mixed w-coordinate system was adopted for finite field arithmetic, so it did not require inversion operation for computing PA and PD. The 223-bit point scalar multiplier for BEdC (PSM223b_BEdC) was designed using digit-serial architecture based on binary multiplier with size of 48 bits. Our PSM223b_BEdC core requires 16,355 clock cycles for computing 223-bit point scalar multiplication (PSM) and can operate up to maximum clock frequency of 300 MHz, which results in 18,200 PSMs per second. It uses 3,921 flip-flops and 14,933 LUTs (lookup tables) of Zynq7 FPGA device.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. Binary Edwards Curves and Point Operations
Ⅲ. Point Scalar Multiplier Design using mixed w-Coordinates
Ⅳ. CONCLUSIONS
REFERENCES
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