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Scholars have proposed wafer-level bonding and three-dimensional (3D) stacked integrated circuit (IC) and have investigated Cu–Cu bonding to overcome the limitation of Moore’s law. However, information about quantitative Cu–Cu direct-bonding conditions, such as temperature, pressure, and interfacial adhesion energy, is scant. This study determines the optimal temperature and pressure for Cu–Cu bonding by varying the bonding temperature to 100, 150, 200, 250, and 350 ℃ and pressure to 2,303 and 3,087 N/cm². Various conditions and methods for surface treatment were performed to prevent oxidation of the surface of the sample and remove organic compounds in Cu direct bonding as variables of temperature and pressure. EDX experiments were conducted to confirm chemical information on the bonding characteristics between the substrate and Cu to confirm the bonding mechanism between the substrate and Cu. In addition, after the combination with the change of temperature and pressure variables, UTM measurement was performed to investigate the bond force between the substrate and Cu, and it was confirmed that the bond force increased proportionally as the temperature and pressure increased.
목차
Abstract
1. Introduction
2. Experimental
3. Results and discussion
4. Conclusions
References
참고문헌 (12)
참고문헌 신청
P. Arunasalam, H. Ackler, B. Sammakia, Micro-fabrication of ultrahigh density waferlevel thin film compliant interconnects for through-silicon-via based chip stacks, J. Vac. Sci. Technol., B24 (2006) 1780.
C. Ryu, J. Park, J. S. Pak, K. Y. Lee, T. S. Oh, J. Kim, Suppression of power/ground inductive impedance and simultaneous switching noise using silicon through-via in a 3D stacked chip package, IEEE Microw. Wireless Comp. Lett., 17 (2007) 855-857.
L. Harriott, Limits of lithography, Proc. IEEE, 89 (2001) 366–374.
S. Kim, S. Kim, Wafer-level Cu-Cu direct bonding for 3D integration, Microelectron. Eng., 137 (2015) 158–163.
Y. Cho, Wafer level Cu-Cu bonding technology, J. Microelectron. Electron. Packag., 52 (2013) 7–13.
C. Ryu, J. Park, J. S. Pak, K. Y. Lee, T. S. Oh, J. Kim, Suppression of power/ground inductive impedance and simultaneous switching noise using silicon through-via in a 3D stacked chip package, IEEE Microw. Wireless Comp. Lett., 17 (2007) 855-857.
L. Harriott, Limits of lithography, Proc. IEEE, 89 (2001) 366–374.
S. Kim, S. Kim, Wafer-level Cu-Cu direct bonding for 3D integration, Microelectron. Eng., 137 (2015) 158–163.
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