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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2022.10
- 수록면
- 57 - 63 (7page)
- DOI
- 10.5573/ieie.2022.59.10.57
이용수
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본 논문에서는 3㎚ 이하 로직 디바이스 개발을 위해 PMOS 전류를 증가시킬 수 있는 ‘V’자 형태 nanosheet FET(VNSFET)을 제안한다. VNSFET에서 NMOS는 기존 NSFET 구조를 유지하고 PMOS만 ‘V’자 형태 채널을 형성한다. (100) 웨이퍼에서 ‘V’자 형태 채널을 45도 각도로 형성하면 (110) 면방향을 가지므로 (100) 채널 대비 정공 이동도가 증가하여 전류가 개선된다. (110)면에 선택비를 갖는 이방성 습식 식각을 통해 ‘V’자 형태로 홈이 파인 구조를 형성할 수 있을 것으로 예상한다. TCAD 시뮬레이션 결과 VNSFET에서 NSFET 대비 PMOS 전류가 54% 증가하였다. Ring oscillator SPICE 시뮬레이션 결과 delay가 26% 감소하였다. 동일 성능에서 동적 전력 소모가 27% 감소하였고, 동일 전력 소모에서 성능이 16% 향상되는 결과를 얻었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안한 신규 구조 설명
Ⅲ. 시뮬레이션 결과 및 고찰
Ⅳ. 결론
REFERENCES
참고문헌 (12)
참고문헌 신청
G. Bae et al., "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", IEDM, pp. 28.7.1-28.7.4, 2018.
S.E. Thompson et al., "A 90-nm Logic Technology Featuring Strained-Silicon", IEEE Transactions, vol. 51, no. 11, 2004.
L. Chang et al., "CMOS Circuit Performance Enhancement by Surface Orientation Optimization", IEEE Transactions, vol. 51, no. 10, 2004.
M. Yang et al., "On the integration of CMOS with hybrid crystal orientations", in Symp. VLSI Tech. Dig., pp. 160-161, 2004.
K. Kim et al., “Overview of GAAFET Process Flow and Key Modules”, Journal of The Institute of Electronics and Information Engineers, vol. 59, no. 4, pp. 21-30, April 2022.
S.E. Thompson et al., "A 90-nm Logic Technology Featuring Strained-Silicon", IEEE Transactions, vol. 51, no. 11, 2004.
L. Chang et al., "CMOS Circuit Performance Enhancement by Surface Orientation Optimization", IEEE Transactions, vol. 51, no. 10, 2004.
M. Yang et al., "On the integration of CMOS with hybrid crystal orientations", in Symp. VLSI Tech. Dig., pp. 160-161, 2004.
K. Kim et al., “Overview of GAAFET Process Flow and Key Modules”, Journal of The Institute of Electronics and Information Engineers, vol. 59, no. 4, pp. 21-30, April 2022.
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