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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2022.1
- 수록면
- 97 - 103 (7page)
- DOI
- 10.5573/ieie.2022.59.1.97
이용수
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본 연구에서 charge-trap flash 메모리 기반 채널 적층형 3 차원 AND형 시냅스 어레이 및 제안한 어레이의 층별 동작 수행을 위한 층별 선택회로를 제안하였다. Folwer-Nordheim (FN) 터널링을 기반으로 하는 시냅스 어레이 및 층별 선택 회로의 동작 방법을 제안하였다. 시냅스 어레이의 3차원 구조 및 층별 선택 회로를 고려한 technology computer-aided design (TCAD) 소자 시뮬레이션을 수행하여 시냅스 가중치 조절 중에 발생할 수 있는 간섭 현상을 확인하였다. 이를 통하여 본 연구에서 제안한 3차원 AND형 시냅스 어레이 동작 방법의 실현 가능성을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
REFERENCES
참고문헌 (13)
참고문헌 신청
F. Akopyan, et al., “TrueNorth: Design and Tool Flow of a 65 mW 1 Million Neuron Programmable Neurosynaptic Chip,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol. 34, no. 10, pp. 1537-1557, Oct. 2015.
S. Yu, et al., “An Electronic Synapse Device Based on Metal Oxide Resistive Switching Memory for Neuromorphic Computation,” IEEE Trans. Electron Devices, vol. 58, no. 8, pp. 2729-2737, Aug. 2011.
A. F. Vincent, et al., “Spin-Transfer Torque Magnetic Memory as a Stochastic Memristive Synapse for Neuromorphic Systems,” IEEE Trans. Biomed. Circuits Syst., vol. 9, no. 2, pp. 166-174, Apr. 2015.
N. Panwar, et al., “Memristive synaptic plasticity in Pr0.7Ca0.3MnO3 RRAM by bio-mimetic programming,” in Proc. 72nd Annu. Device Res. Conf., Santa Barbara, CA, USA, Jun. 22-25, 2014.
C. Diorio, et al., “A floating-gate MOS learning array with locally computed weight updates,” IEEE Trans. Electron Devices, vol. 44, no. 12, pp. 2281-2289, Dec. 1997.
S. Yu, et al., “An Electronic Synapse Device Based on Metal Oxide Resistive Switching Memory for Neuromorphic Computation,” IEEE Trans. Electron Devices, vol. 58, no. 8, pp. 2729-2737, Aug. 2011.
A. F. Vincent, et al., “Spin-Transfer Torque Magnetic Memory as a Stochastic Memristive Synapse for Neuromorphic Systems,” IEEE Trans. Biomed. Circuits Syst., vol. 9, no. 2, pp. 166-174, Apr. 2015.
N. Panwar, et al., “Memristive synaptic plasticity in Pr0.7Ca0.3MnO3 RRAM by bio-mimetic programming,” in Proc. 72nd Annu. Device Res. Conf., Santa Barbara, CA, USA, Jun. 22-25, 2014.
C. Diorio, et al., “A floating-gate MOS learning array with locally computed weight updates,” IEEE Trans. Electron Devices, vol. 44, no. 12, pp. 2281-2289, Dec. 1997.
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