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논문 기본 정보

자료유형
학술저널
저자정보
강민섭 (안양대학교)
저널정보
보안공학연구지원센터 보안공학연구논문지 보안공학연구논문지 제14권 제4호
발행연도
2017.1
수록면
293 - 300 (8page)

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In this paper, a hardware algorithm is first proposed for executing fast division over GF(2m), and then new hardware architecture is presented based on the algorithm. The algorithm is based on the existing Extended binary GCD algorithm using standard basis representation. However, the proposed method adopts a technique which uses only two 1-bit flags for comparing the magnitude of S and R while the existing methods use m-bit comparator. From implementation results, the proposed algorithm is shown to achieve the best performance in both area and speed aspects over the existing algorithms. The designed 163-bit iterative divider operates at a clock frequency of about 359 MHz on Xilinx FPGA with Virtex4-xc4vlx15 target device.

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