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논문 기본 정보

자료유형
학술저널
저자정보
강재석 (안양대학교 컴퓨터공학과) 강민섭 (안양대학교)
저널정보
보안공학연구지원센터 보안공학연구논문지 보안공학연구논문지 제13권 제6호
발행연도
2016.1
수록면
439 - 450 (12page)

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본 논문에서는 FPGA 면적의 감소를 위한 개선된 키 스케쥴링 기반 ARIA 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 기존의 ARIA 알고리듬은 키 초기화 과정에서는 확산 계층과 치환 계층의 사용을 반복하지만, 제안한 방법에서는 2 종류의 계층을 통합, 공유하도록 하여 하드웨어 오버헤드를 감소시킨다. 제안된 ARIA 알고리듬은 Verilog HDL을 이용하여 구조적 모델링을 행하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 실제 타이밍 검증은 Mentor Modelsim 10.4a 툴을 이용하여 타이밍 시뮬레이션을 수행하였다. Target Device을 XC5VSX50T로 하여 Slice는 총1,550개가 사용되었고, 최대 클럭 속도는 약 220.4Mhz로 동작함을 확인 하였다.
#ARIA cipher processor #Key scheduling #Verilog HDL #FPGA

목차

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NSRI / Security and Performance Analysis of ARIA google schola 강민섭 / 2014 / FPGA 기반 고속 ARIA 암호 프로세서 설계 / 보안공학연구논문지 11(3):195~206 dbpia 유영갑 / 2007 / 회로 크기 축소를 기반으로 하는 저 전력 암호 설계 / 한국콘텐츠학회 논문지 7(2):92~99 google schola 박진섭 / 2005 / ARIA 암호 알고리듬의 하드웨어 설계 및 구현 / 전자공학회논문지 - SD 42(4):253~260 dbpia 양현창 / 2008 / 합성체 기반의 S-Box와 하드웨어 공유를 이용한 저면적/고성능 AES 프로세서 설계 / 전자공학회논문지 - SD 45(8):67~74 google schola

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