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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2018.3
- 수록면
- 34 - 41 (8page)
- DOI
- 10.5573/ieie.2018.55.3.34
이용수
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최근 보안 통신이 급속히 발전하고 있기 때문에 암호화 및 효과적인 시스템이 점차 중요해지고 있다. 본 논문에서는 공유방법을 이용한 저면적의 암호화 칩을 제안한다. 제안된 암호 칩은 두 가지 이점을 제공하는데 빠른 처리 속도와 작은 회로 면적이다. 암호 프로세서의 면적을 줄이기 위해 입출력 Register와 Key-Register를 공유하였으며, AES와 ARIA의 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계하였다. 회로 합성 결과 제안된 암호 알고리즘의 면적은 21%가 감소되었다. 여러가지 알고리즘을 제공하는 어레이 프로세서 (ECC, AES, ARIA 및 HIGHT)를 설계하였으며 Virtex-5 FPGA로 구현하여 암호화 및 복호화 동작을 확인하였다. 또한 제안된 암호 칩은 0.18μm CMOS 기술을 이용하여 구현되었다. 제안된 ECC, AES, ARIA 및 HIGHT의 암호화 어레이 프로세서는 각각 40Kbps, 1,085Mbps, 746Mbps 및 175Mbps이며 암호화 알고리즘의 재구성이 가능한 유연성과 하드웨어 성능을 보여준다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 암호 알고리즘 개요 및 설계
Ⅲ. 자원 공유방법을 이용한 어레이프로세서 설계
Ⅳ. 실험 및 시뮬레이션
Ⅴ. 결론
REFERENCES
참고문헌 (16)
참고문헌 신청
U.S. National Security Agency, Commercial National Security Algorithm Suite and Quantum Computing FAQ, January 2016.
AHN, Ha-Kee; SHIN, Kyung-Wook. AES-128/ 192/256 Rijndael Cryptoprocessor with On-the-fly Key Scheduler. Journal of the Institute of Electronics Engineers of Korea SD, 2002, 39.11: 33-43.
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