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논문 기본 정보

자료유형
학술저널
저자정보
이광엽 (Seokyeong University)
저널정보
한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제25권 제3호
발행연도
2021.9
수록면
479 - 484 (6page)

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본 논문은 SIMT구조의 GPGPU에서 적은 core수로 고성능을 달성하기 위한 구조를 제안하고 설계하였다. 모바일기기에 적용하기 위한 GPGPU는 소모전력대비 성능을 높이기 위한 구조가 필수적이다. 소모전력을 줄이기 위해서 core수가 줄어든 대신 성능을 높이기 위해 thread를 관리하기 위한 warp scheduler의 size를 4로 하여 일반적인 GPGPU의 32 보다 크게 줄였다. Warp size를 적게 되면 pipeline의 idle cycle수를 줄일 수 있고 cache 메모리 접근시 miss penalty를 줄이기 위한 memory latency 적용이 효율적이다. 설계된 GPGPU는 부동소수점 연산을 포함하는 테스트 프로그램으로 연산 성능을 측정하고 28nm CMOS공정으로 소비전력을 측정하여 전력당 성능지수로 104.5GFlops/Watt를 얻었다. 본 논문의 결과는 Nvidia의 Tegra K1과 비교하였을 때 약 4배 우수한 전력당 성능지수를 보였다.
#SIMT #GPGPU #Warp size #memory latency #FLOPS #Performance Per Watt

목차

Abstract
요약
Ⅰ. 서론
Ⅱ. 작은 크기 Warp Scheduler를 갖는 SIMT 구조
Ⅲ. Perpormance Measurement
Ⅳ. Conclusion
References

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