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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.4
- 수록면
- 75 - 79 (5page)
- DOI
- 10.5573/ieie.2021.58.4.75
이용수
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최근 고집적, 고기능화되어가고 있는 전자시스템의 초기 상태 안정화를 위해 파워 온 리셋 회로를 설계하였다. 파워 온 리셋 회로는 저항값이 비슷한 PMOS와 NMOS의 저항 비를 적용하여 구성하였다. 전원 전압의 상승시간과 관계없이 수십㎳ 이상의 충분한 리셋 시간을 확보하였고 전원 전압 상승시간이 200㎳일 때, 검출된 리셋 회로의 출력 피크 전압이 기존 회로보다 높은 전압에서 검출되어 보다 안정적인 리셋 동작을 수행 할 수 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
REFERENCES
참고문헌 (4)
참고문헌 신청
J. H. Kim and Y. Moon, "Low Power POR(Power-On Reset) Circuit Design Using 0.18um technology“, IEIE Fall Conf., Vol. 30, no. 2, pp. 391-392, 2007.
P. J. Kim, D. S. Ku, D. H. Yang, L. S. Jeong and J. B. Kim, "Improvement of a Power-up Reset Circuit in a Memory Device," KSPC, Vol. 16, no. 1, pp. 785-788, 2003.
H. J. Yu, “DRAM DESIGN”, Hongreung Pub., pp. 203-272, 1997.
J. H. Kim and Y. Moon, "A Study on Power-On Reset circuits for Wireless Power Transfer Tag“, IEIE Summer Conf., pp. 99-101, 2016.
P. J. Kim, D. S. Ku, D. H. Yang, L. S. Jeong and J. B. Kim, "Improvement of a Power-up Reset Circuit in a Memory Device," KSPC, Vol. 16, no. 1, pp. 785-788, 2003.
H. J. Yu, “DRAM DESIGN”, Hongreung Pub., pp. 203-272, 1997.
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