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논문 기본 정보
- 자료유형
- 학술대회자료
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- 발행연도
- 2020.11
- 수록면
- 663 - 667 (5page)
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Many hardware platforms have emerged to process deep learning algorithms efficiently, and deep learning compiler frameworks have also appeared to optimize their tensor operation graphs. However, the optimization involves a limit to improving the performance because memory operations occupy a large part of the inference time. Therefore, it is essential to analyze the DRAM performance of the accelerator.
In this paper, we analyze the DRAM throughput based on the address mapping of a memory controller. We developed a memory trace extraction system for our target hardware platform, VTA. By running Ramulator with the trace from the system, we analyzed the DRAM throughput and the row buffer hit ratio according to the address mapping and identified the optimization opportunity.
In this paper, we analyze the DRAM throughput based on the address mapping of a memory controller. We developed a memory trace extraction system for our target hardware platform, VTA. By running Ramulator with the trace from the system, we analyzed the DRAM throughput and the row buffer hit ratio according to the address mapping and identified the optimization opportunity.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 성능 측정 및 분석
Ⅳ. 결론
참고문헌
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