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김수완 (서울대학교) 김태환 (서울대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2020년도 대한전자공학회 추계학술대회 논문집
발행연도
2020.11
수록면
87 - 90 (4page)

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Circuit timing is a critical factor regarding the performance of a chip. As the feature size of semiconductor decreases, the interconnecting wires become thinner. Since thin wires have high resistance, increasing the portion and variability of wire delay, a much careful attention should be paid on considering the effect of wire delay on the critical path of circuit. In this respect, this work proposes a way of shortening the critical path delay by locally swapping cells in the ECO (engineering change order) routing stage. Through experiments with benchmark circuits, it is shown that our method is able to reduce the worst negative slack by 0.95% on average.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현 및 실험 결과
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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