A GHz-Level RSFQ Clock Distribution Technique with Bias Current Control in JTLs

Cho W.; Lim J.H.; Moon G.

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자료유형: 학술저널

저자정보: Cho W. (VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.) Lim J.H. (VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.) Moon G. (VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.)

저널정보: 한국초전도저온학회 한국초전도·저온공학회논문지 한국초전도·저온공학회논문지 제8권 제2호

발행연도: 2006.1

수록면: 17 - 19 (3page)

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A novel clock distribution technique for pipelined-RSFQ logics using variable Bias Currents of JTLs as delay-medium is newly proposed. RSFQ logics consist of several logic gates or blocks connected in a pipeline structure. And each block has variable delay difference. In the structure, this clock distribution method generates a set of clock signals for each logic blocks with suitable corresponding delays. These delays, in the order of few to tens of pS, can be adjusted through controlling bias current of JTL of delay medium. While delays with resistor value and JJ size are fixed at fabrication stage, delay through bias current can be controlled externally, and thus, is heavily investigated for its range as well as correct operation within current margin. Possible ways of a standard delay library with modular structure are sought for further modularizing Pipelined-RSFQ applications. Simulations and verifications are done through WRSpice with Hypres 3-um process parameters.

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소속기관 VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.

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Lim J.H.

소속기관 VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.

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Moon G.

소속기관 VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ.

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