평면구조 P-MOS DRAM 셀의 커패시터 VT 이온주입의 최적화

김윤장; 장성근

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자료유형: 학술저널

저자정보: 김윤장 장성근

저널정보: 한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제19권 제2호

발행연도: 2006.1

수록면: 126 - 129 (4page)

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We investigated an optimized condition of the capacitor threshold voltage implantation(capacitor VT Implant) in planar P-MOS DRAM Cell. Several samples with different condition of the capacitor VT Implant were prepared. It appeared that for the capacitor VT Implant of BF2 2.0×1013 cm-2 15 KeV, refresh time is three times larger than that of the sample, in which capacitor VT Implant is in BF2 1.0×1013 cm-2 15 KeV. Raphael simulation revealed that the lowed maximum electric field and lowed minimum depletion capacitance (CMIN) under the capacitor resulted in well refresh characteristics.

#P-MOS DRAM cell #Planar P-MOS #Refresh time #Capacitor VT implant #Raphael simulation

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/ 1976. / Charge capacity analysis of the charge-coupled RAM cell sc-11 (5) : 575 ~

/ 1998. / Leakage Current Observation on Irregular Local PN Junctions Forming the Tail Distribution of DRAM Retention Characteristics, with New Test Structure : 153 ~

/ 1998. / On the retention time distribution of dynamic random access memory 45 (6) : 1300 ~

/ 2000. / The Ideal SOC Memory : 1T-SRAM : 13 ~

/ 2001. / Data Retention Time in DRAM with WSix/P+poly-Si Gate NMOS Cell Transistors : 395 ~

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김윤장

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