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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.1
- 수록면
- 95 - 99 (5page)
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본 논문은 저 전력 설계 자동화를 위한 새로운 최소 자원 상위 레벨 합성 알고리즘을 제안한다. 제안된 알고리즘은 상위 레벨 합성 동안에 기능 연산자의 소비 전력 최소화를 위해 효율적인 접근 방식을 실행한다. 본 논문에서는 CDFG의 스위칭 활동을 감소시키기 위해 모든 제어 스텝을 하나씩 차례로 방문한다. 레지스터 공유 알고리즘은 모든 변수들의 생명 주기를 분석 한 후, 최소의 레지스터들을 결정한다. 또한 기능 단위의 입력 신호의 특성에 따라 모든 제어 스텝을 하나씩 차례로 방문하고, 갈망 방법에 따라 각 제어 스텝의 소비 전력을 최소화하여 자원 할당을 수행한다. 제안된 저 전력 설계 자동화를 위한 최소 자원 상위 레벨 합성 알고리즘은 다양한 벤치마크들의 예를 통해 효율성을 입증한다.
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A. Chandarksan / 1992 / HYPER-LP:A system for power minimization using architecture transformation / Proc. 1992 IEEE/ACM Int. Conf. on Computer-Aided Design : 300 ~ 303
A. Chandrakasan / 1992 / Low-power CMOS digital design / Low-power CMOS digital design 27 (4) : 473 ~ 482
A. Chandrakasan / 1996 / Minimizing power consumption in digital CMOS circuits / IEEE Proc 83 (4) : 498 ~ 523
A. Ghosh / 1992 / Estimation of average switching activity in combination and sequential circuits / Proc. 29th Design Automation Conf. : 253 ~ 259
G. Borriello / 1995 / High-level synthesis: current status and future prospects / Proc. Circuits Systems and Signal Processing 14 (3) : 351 ~
A. Chandrakasan / 1992 / Low-power CMOS digital design / Low-power CMOS digital design 27 (4) : 473 ~ 482
A. Chandrakasan / 1996 / Minimizing power consumption in digital CMOS circuits / IEEE Proc 83 (4) : 498 ~ 523
A. Ghosh / 1992 / Estimation of average switching activity in combination and sequential circuits / Proc. 29th Design Automation Conf. : 253 ~ 259
G. Borriello / 1995 / High-level synthesis: current status and future prospects / Proc. Circuits Systems and Signal Processing 14 (3) : 351 ~
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