ABC 표준 셀 매핑 면적 회복

김교선

doi:10.5573/ieie.2019.56.1.21

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자료유형: 학술저널

저자정보: 김교선 (인천대학교)

저널정보: 대한전자공학회 전자공학회논문지 전자공학회논문지 제56권 제1호(통권 제494호)

발행연도: 2019.1

수록면: 21 - 28 (8page)

DOI: 10.5573/ieie.2019.56.1.21

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학계의 논리 합성 툴과 상용 툴 간의 기술 격차를 극복하기 위한 노력으로 먼저 32-비트 RISC 프로세서인 OpenRISC를 대상으로 UC Berkeley 대학의 ABC와 시높시스 디자인 컴파일러의 표준 셀 매핑을 수행해 본 결과 디자인 컴파일러에 비해 ABC의 결과의 면적이 22% 초과되었다. 이 차이를 분석하여 ABC의 면적 회복 기능에서 누락된 기술들을 도출하였다. 먼저, 표준 셀 매핑에서 ABC가 (1) 듀얼 레일 매핑 중 면적 회복을 위해 한 극성을 제거하는 시기가 너무 이른 문제와 (2) 복수의 주 출력이 함수가 등가이어도 게이트 출력을 공유하지 않고 게이트를 복제하는 문제, 그리고 (3) 래치/플립플롭에 반전 출력이 없는 문제를 도출하여 해결함으로써 약 4%의 면적 감소를 얻었다. 또한, MAJ3와 XOR3와 같은 단일 출력 셀 대신에 전가산기 같이 이들 간에 논리를 공유하여 면적 이득을 얻을 수 있는 다 출력 셀을 매핑 할 수 있도록 함으로써 추가적으로 8%의 면적 감소를 달성하였으며 결과적으로 디자인 컴파일러 결과 대비 면적 평균 오차 범위가 10% 이내가 되었다. 이 과정에서 AIG 근간으로 무손실 합성, 슈퍼게이트, 그리고 진리표 해싱 및 N-등가를 이용한 듀얼 레일 매핑 기술이 복잡하게 구성된 표준 셀 매핑 알고리즘에서 기존 기술의 효율성에 손상을 주지 않고 다 출력 셀 매핑 기능을 추가하는 기술을 개발되었다. (1) 게이트 쌍 찾기와 (2) 깊이 우선 탐색을 사용한 캐리 체인 추출, 그리고 (3) 매칭 단계 초기 모드에 캐리 체인 우선 매칭 등을 포함한다. 잔여 오차는 표준 셀 매핑 문제가 아니라 (1) 하드웨어 추론 과정에서 다중 병렬 비트 멀티플렉서를 디코더를 이용한 곱의 합 구조가 아니라 트리 구조를 사용하여 구현한 문제와 (2) 연산기 공유를 위한 상위 수준 최적화 미적용 문제에 기인하는 것으로 분석되었다. 향후 이들이 구현된다면 오차는 수% 이내가 될 것으로 기대된다.

Towards mitigating the technology gap between the academic and commercial synthesis tools, standard cells in a library are mapped to a 32-bit RISC processor, OpenRISC by ABC from UC Berkeley, and Design Compiler from Synopsys. The area of the circuit mapped by ABC is 22% larger than that by Design Compiler. The two mapped circuits are analyzed and compared with each other to identify the techniques missed by ABC but exploited by Design Compiler. First of all (i) postponing of dropping one of the polarities until the last mode of Boolean matching in the dual rail mapping, (ii) removing the gate duplication for each of the primary outputs with an equivalent function, and sharing the output of a gate, and (iii) exploiting the inverted outputs of flip-flops/latches has achieved 4% of area reduction. Also, the mapping of gates with multi-outputs such as the full adder which takes advantage of the area gain due to logic sharing between 3-input majority gate and 3-input XOR gate has enabled additional 8% of area reduction. Therefore, the correlation in terms of the average mapped circuit area between the academic and commercial synthesis tools has been achieved within 10% error. In the process, the AIG-based standard cell mapping provided by the lossless synthesis, supergates, and the dual rail mapping enabled by truth table hashing and N-equivalence, has been incorporated with the multi-output cell mapping without loss of the inherent efficiency. The proposed techniques include (i) collection of gate pairs, (ii) carry chain identification by a simple depth first search, and (iii) carry chain injection at an early mode of the Boolean matching step. The remaining area difference is mainly resulted from (i) the employment of the tree structure rather than the structure with a decoder and sums of products in the implementation of parallel multi-bit multiplexers during the hardware inference, and (ii) the missing high-level optimization for sharing arithmetic units. Only a few percent of error can be expected if those techniques are also implemented in the future.

#Logic synthesis #And-inverter graph #ASIC #Standard cell mapping #Multi-output

참고문헌 (10)

참고문헌 신청

R. Brayton / 2010 / ABC: An Academic Industrial-Strength Verification Tool / Proc. of CAV Federated Logic Conference

S. Chatterjee / 2007 / Reducing Structural Bias in Technology Mapping / IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems

M.T. Frederick / 2008 / Beyond the Arithmetic Constraint: Depth-Optimal Mapping of Logic Chains in LUT-based FPGAs / FPGA :37~46

T.B. Preußer / 2010 / Enhancing FPGA Device Capabilities by the Automatic Logic Mapping to Additive Carry Chains / International Conference on Field-Programmable Logic and Applications :318~325

A. Petkovska / 2015 / Improved Carry Chain Mapping for the VTR Flow / Proc. of International Conference on Field Programmable Technology

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