메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터 ENG
주제분류

추천
검색
질문

논문 기본 정보

자료유형
학술저널
저자정보
Mpho Gift Doctor Gololo (Kumamoto University) Hendarmawan (Kumamoto University) Qian Zhao (Kumamoto University) Motoki Amagasaki (Kumamoto University) Masahiro Iida (Kumamoto University) Morihiro Kuga (Kumamoto University) Toshinori Sueyoshi (Kumamoto University)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.6 No.5
발행연도
2017.10
수록면
347 - 354 (8page)
DOI
10.5573/IEIESPC.2017.6.5.347

이용수

표지
📌
연구주제
📖
연구배경
🔬
연구방법
🏆
연구결과
AI에게 요청하기
추천
검색
질문

초록· 키워드

오류제보하기
In this paper, hardware acceleration using a field programmable gate array is proposed to provide low development–cost and high-performance stream processing hardware. This research is proposed as an enhancement to the software-based application for frequent item counting (FIC) and to contribute to hardware-based FIC for hardware/software co-design. We design an experiment by taking advantage of high-level synthesis (HLS) and the heterogeneous Computing Oriented Development Environment (hCODE), an open source platform providing a methodology and a tool for scalable and portable Internet Protocol design. The proposed scheme considers optimization techniques offered by HLS compilers, such as the pipeline technique, loop unrolling, and memory partition. Our implementation shows that the proposed scheme achieves a better overall performance than a software scheme, and more importantly, introduces fast and low development costs for hardware accelerators.

목차

Abstract
1. Introduction
2. Related Works
3. FIC Software Implementation
4. Proposed FIC Hardware
5. System Architecture
6. Evaluation
7. Conclusion
References

참고문헌 (11)

참고문헌 신청

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

최근 본 자료

전체보기

댓글(0)

0