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논문 기본 정보

자료유형
학술저널
저자정보
권오형 (한서대학교)
저널정보
한국산학기술학회 한국산학기술학회 논문지 한국산학기술학회논문지 제18권 제8호
발행연도
2017.8
수록면
361 - 366 (6page)

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2개 논리식에 대해서 어떤 논리식 F의 일부가 다른 논리식 G 전체를 포함하고 있을 때, 논리식 F의 일부분을 논리식 G로 대치한 식을 대입식이라고 한다. 논리식 사이에 대입 관계가 성립되면 전체 논리식에 사용된 리터럴 개수를 대폭 줄일 수 있는 장점이 있으나, 대입 관계가 성립하지 않는 경우 대입식으로부터 얻을 수 있는 간략화 효과가 없게 되어 상대적으로 리터럴 개수를 줄이는 효과가 줄어들게 된다. 지금까지의 연구들이 주어진 논리식들 자체에 대해서 논리식들 사이의 대입 관계를 찾고, 대입이 가능하면 대입식을 산출하기 위한 방법을 제안하였는데, 본 논문에서는 논리식들 사이에 대입식이 만들어지도록 필요한 항을 추가하고, 다시 추가된 항들에 대한 보정을 통해 대입식을 산출하는 논리합성 방법을 제안한다. 최적화하고자 하는 2개의 논리식들로부터 항추가를 위한 행렬을 만들고, 행렬에서 항이 추가 가능한 묶음 찾고 추가된 항에 대해 보정을 하여 대입식이 완성된다. 실험결과 여러 벤치마크 회로에 대하여 제안한 방법이 기존 합성도구보다 리터럴 개수를 줄일 수 있음을 보였다.
#Boolean Algebra #Cube #Logic Synthesis #Revision #Substitution #Term Addition

목차

요약
Abstract
1. 서론
2. 제안한 대입식 산출 방법
3. 실험 결과
4. 결론
References

참고문헌 (10)

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[학술대회논문] - R. K. Brayton / 1982 / The Decomposition and Factorization of Boolean Epressions / Proc. ISCAS : 49 ~ 54 google schola [학술지(정기간행물)] - R.K. Brayton / 1987 / MIS: A Multiple-Level Logic Optimization System / IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 6 (6) : 1062 ~ 1081 Crossref [학술대회논문] - E. M. Sentovich / 1992 / Sequential Circuit Design Using Synthesis and Optimization / Proc. ICCD : 328 ~ 333 google schola [학술지(정기간행물)] - Shih-Chieh Chang / 1999 / Efficient Boolean division and substitution using redundancy addition and removing / IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 18 (8) : 1096 ~ 1106 Crossref [학술지(정기간행물)] - 권오형 / 2009 / 부울 대입에 의한 논리식 최적화 / 한국산학기술학회논문지 10 (11) : 3227 ~ 3233 dbpia

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