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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2015.12
- 수록면
- 590 - 595 (6page)
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본 논문은 타일 기반 레스터라이져에서 연산이 필요하지 않은 하위 계층에 대한 호출을 막아 연산의 효율을 올릴수 있는 계층 구조의 설계를 제안한다. 제안하는 계층 구조는 내외부 판정과 각 하위 계층이 가지는 타일의 최대 좌표값, 최소 좌표값을 이용하여 하위 계층을 3가지 형태로 분류한다. 각 하위 계층이 분류되는 형태에 따라 해당 계층의 연산의 필요 여부를 구분할 수 있으며 연산이 필요하지 않는 하위 계층에 대한 호출을 수행하지 않는 것으로 그래픽 처리과정의 전체 연산량을 줄일 수 있다. 제안하는 구조를 이용하여 하위 계층의 분류를 통해 그래픽 처리의 연산 시간을 줄일 수 있으며 3D 모델을 구성하는 정점의 밀집도가 클수록 높은 효율을 보인다.
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[학위논문] - Dong-young Yeo / 2011 / A Design of a 3D Graphics pipeline based on Multi-core Processor / The Graduate School of Seokyeong University
[학위논문] - Dool-Bong Jeon / 2008 / A Design of Rasterizer including clipping and culling function for a Mobile Graphics / The Graduate School of Seokyeong University
[학위논문] - Jang-seo Ku / 2013 / Design of a Rasterizer based on Parallel Processing Interpolation Algorithm for a Mobile GPU / The Graduate School of Seokyeong University
[단행본] - Jeong-Ho Woo / 2010 / Mobile 3D Graphics SoC From Algorithm to Chip / WILEY
[학위논문] - Ramchan Woo / 2004 / Design and Implementation of Low-Power 3D Graphics SoC for Mobile Multimedia Applications / KAIST
[학위논문] - Dool-Bong Jeon / 2008 / A Design of Rasterizer including clipping and culling function for a Mobile Graphics / The Graduate School of Seokyeong University
[학위논문] - Jang-seo Ku / 2013 / Design of a Rasterizer based on Parallel Processing Interpolation Algorithm for a Mobile GPU / The Graduate School of Seokyeong University
[단행본] - Jeong-Ho Woo / 2010 / Mobile 3D Graphics SoC From Algorithm to Chip / WILEY
[학위논문] - Ramchan Woo / 2004 / Design and Implementation of Low-Power 3D Graphics SoC for Mobile Multimedia Applications / KAIST
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