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한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제18권 제3호
발행연도
2014.9
수록면
356 - 361 (6page)

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This paper proposes hardware architecture of HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) binarizer. The proposed binarizer was designed and implemented as an independent module that can be integrated into HEVC CABAC encoder. It generates each bin string of each syntax element in a single cycle. It consists of controller module, TU (truncated unary binarization) module, TR (truncated Rice binarization) module, FL (fixed length binarization) module, EGK (k-th order exp-Golomb coding) module, CALR (coeff_abs_level_remaining) module, QP Delta (cu_qp_delta_abs) module, Intra Pred (intra_chroma_pred_mode) module, Inter Pred (inter_pred_idc) module, and Part Mode (part_mode) module. The proposed binarizer was designed in Verilog HDL, and it was implemented in 45 nm technology. Its operating speed, gate count, and power consumption are 200 MHz, 1,678 gates, and 50 uW, respectively.
#binarizer #CABAC #hardware #HEVC #implementation

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참고문헌 (4)

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1. [보고서] - B. Bross / 2013 / JCTVC-L1003_v34: High efficiency video coding (HEVC) text specification draft 10 google schola 2. [인터넷자원] - / / HEVC software repository HM-11 reference mo google schola 3. [학술지(정기간행물)] - 한승목 / 2013 / 저면적 HEVC 코어 변환기 아키텍쳐 설계 / 전기전자학회논문지 17 (2) : 119 ~ 128 dbpia 4. [학술지(정기간행물)] - 이종배 / 2013 / 곱셈기를 재사용하는 8×8 HEVC 코어 역변환기 설계 / 전기전자학회논문지 17 (4) : 570 ~ 578 dbpia

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