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본 논문에서는 5Gb/s의 직렬 링크 인터페이스에 적용 가능한 적응형 수신기를 제안한다. 효율적인 이득 제어를 위해 등화필터의 출력단 대신 슬라이서의 내부 신호를 적용한 LMS(Least Mean Square) 알고리즘을 구현하였다. 제안된 방식은 등화기의 대역폭에 영향을 미치지 않는다. 또한 비슷한 DC 크기의 신호를 가지는 슬라이서(slicer)의 내부 신호를 이용하였기 때문에 수동소자를 이용한 필터를 제거함으로써 칩 면적 및 전력소모를 줄일 수 있다. 제안된 적응형 등화기는 25dB까지 보상이 가능하며 디스플레이포트를 위한 15-m STP 케이블과 FR-4 전송선로에 적용 가능하다. 제안된 회로는 1-폴리 4-메탈 CMOS 공정 기술이 적용하여 구현하였으며 의 칩 면적을 차지한다. 제작된 칩의 측정 결과 1.8V 공급전원에서 6mW의 매우 적은 전력소모를 나타내고 2Gbps 동작을 확인하였다. 안정된 RF용 버랙터(Varactor)를 사용하는 공정을 적용할 경우 5Gbps 동작범위를 만족할 것으로 예상된다.
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1. [학술지(정기간행물)] - Y. S. Sohn / 2004 / A Decision Feedback Equalization Receiver for the STL SDRAM Interface with Clock-Date Skew compensation / IEICE Trans E87
2. [학위논문] - S.Gondi / 2006 / Equalization and Clock and Data Recovery Techniques for Serial-Link Receivers / 박사 / UCLA
3. [학술지(정기간행물)] - J. S. Choi / 2004 / A 0.18-µm CMOS 3.5-Gb/s Continuous-Time Adaptive Cable Equalizer Using Enhanced Low-Frequency Gain Control Method / IEEE JSSC 39 : 419 ~ 425
4. [학술지(정기간행물)] - S. Gondi / 2005 / A 10Gb/s CMOS Adaptive Equalizer for Backplane Applications / IEEE ISSCC Dig. Of Tech. Papers 1 : 328 ~ 601
5. [학술대회논문] - J. Lee / 2006 / A 20-Gb/s Adaptive Equalizer in 0.13-µm CMOS Technology / IEEE ISSCC Dig. Of Tech. Papers : 273 ~ 282
2. [학위논문] - S.Gondi / 2006 / Equalization and Clock and Data Recovery Techniques for Serial-Link Receivers / 박사 / UCLA
3. [학술지(정기간행물)] - J. S. Choi / 2004 / A 0.18-µm CMOS 3.5-Gb/s Continuous-Time Adaptive Cable Equalizer Using Enhanced Low-Frequency Gain Control Method / IEEE JSSC 39 : 419 ~ 425
4. [학술지(정기간행물)] - S. Gondi / 2005 / A 10Gb/s CMOS Adaptive Equalizer for Backplane Applications / IEEE ISSCC Dig. Of Tech. Papers 1 : 328 ~ 601
5. [학술대회논문] - J. Lee / 2006 / A 20-Gb/s Adaptive Equalizer in 0.13-µm CMOS Technology / IEEE ISSCC Dig. Of Tech. Papers : 273 ~ 282
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