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본 논문에서는 10GBASE-R 형식의 PCS (Physical Coding Sublayer) 구현을 위한 회로로써 표준 속도인 156.25MHz에서 동작하면서 2단 파이프라인 구조로 64b/66b 인코더/디코더를 설계하여 가능한 클록 지연을 최소화한 회로를 제시한다. 제안하는 PCS 회로는 Verilog 하드웨어 설계 언어를 기반으로 설계하여 FPGA를 통한 기능 검증을 위해 Xilinx사의 VertexII-1000fg456 칩에서 측정하였다. 측정한 게이트 수는 47,303이고, Vcc 3.3V에서 351mW의 전력 소모를 보였다.
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1. [보고서] - ETRI / 2000 / 10Gbps급 이더넷 접속 칩셋 개발
2. [단행본] - R. Seifert / 1998 / Gigabit Ethernet / Addison-Wesley
3. [기타자료] - IEEE Draft P802.3ae/D1.0 / 2002 / IEEE Draft P802.3ae/D1.0, Media Access Control (MAC) Parameters, Physical Layer, and Management for 10Gb/s Operation
4. [인터넷자원] - / / IEEE 802.3ae
5. [학술지(정기간행물)] - H. Toyoda / 2006 / 100-Gb/s Physical-Layer Architec -ture for Next-Generation Ethernet / IEICE TRANS. COM. E89–B (3) : 696 ~ 703
2. [단행본] - R. Seifert / 1998 / Gigabit Ethernet / Addison-Wesley
3. [기타자료] - IEEE Draft P802.3ae/D1.0 / 2002 / IEEE Draft P802.3ae/D1.0, Media Access Control (MAC) Parameters, Physical Layer, and Management for 10Gb/s Operation
4. [인터넷자원] - / / IEEE 802.3ae
5. [학술지(정기간행물)] - H. Toyoda / 2006 / 100-Gb/s Physical-Layer Architec -ture for Next-Generation Ethernet / IEICE TRANS. COM. E89–B (3) : 696 ~ 703
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