Analog Circuit Modeling Methodology using Pole/Zero Extraction for HDL simulation with System Verilog

Seok-Min Ye ,  Deog-Jyoon Jeong

한국통신학회 학술대회논문집

2012 .02

Verilog-HDL을 이용한 All-Digital PLL의 Behavioral Level 모델링

장운용 ,  서인철 ,  조태원

대한전자공학회 학술대회

2012 .11

Verilog HDL을 이용한 CAN 컨트롤러 구현

이종배 ,  이성수

한국통신학회 학술대회논문집

2017 .06

Verilog HDL을 이용한 SENT 컨트롤러 구현

이종배 ,  이성수

대한전자공학회 학술대회

2018 .06

Verilog를 이용한 all-digital spread spectrum clock generator의 behavioral simulation과 modeling

장성천 ,  김성우 ,  정덕균

대한전자공학회 학술대회

2011 .11

Verilog4VIS-EC: VIS의 동치성 검사를 위한 Verilog의 정제된 포맷

김의섭 ,  정세진 ,  김재엽 외 2명

한국정보과학회 학술발표논문집

2015 .06

IEEE Verilog 1364-2001 표준 인터페이스 라이브러리의 개발

김영수 ,  김상필 ,  조한진

대한전자공학회 학술대회

2002 .06

GCC2Verilog Compiler Toolset for Complete Translation of C Programming Language into Verilog HDL

Giang Nguyen Thi Huong ,  Seon Wook Kim

[ETRI] ETRI Journal

2011 .10

Verilog-A를 이용한 파이프라인 A/D변환기의 모델링

박상욱 ,  이재용 ,  윤광섭

한국통신학회논문지

2007 .10

SIMULINK를 이용한 Fractional-N 주파수합성기의 모델링 기법

김인정 ,  서우형 ,  안진오 외 1명

전자공학회논문지-SD

2007 .04

Verilog에서 SystemC로 변환을 위한 효율적인 방법론 연구

신윤수 ,  고광철 ,  정제명

대한전자공학회 학술대회

2003 .07

블루레이 디스크용 변조코드의 Verilog HDL을 이용한 구현

이규석 ,  양기주 ,  이재진

한국통신학회 학술대회 및 강연회

2005 .04

Loop Delay Analysis of All-Digital Phase-Locked Loop using Verilog Behavioral Simulation

Byung-min Kim ,  Deog-kyoon Jeong

한국통신학회 학술대회논문집

2019 .01

Verilog 모델링을 통한 메모리 컨트롤러 Physical Layer의 시스템 동작 검증

김태호 ,  유병주 ,  신우열 외 1명

대한전자공학회 학술대회

2010 .06

Verilog 모델링을 통한 메모리 컨트롤러 Physical Layer의 시스템 동작 검증

김태호 ,  유병주 ,  신우열 외 1명

대한전자공학회 학술대회

2010 .06

System Verilog를 이용한 릴렉세이션 오실레이터를 포함한 클록 데이터 복원 회로의 모델링과 지터 분석

이재환 ,  홍기문 ,  박지환 외 3명

대한전자공학회 학술대회

2014 .06

플라이백 역률개선 변환기의 Verilog-AMS 모델링

임성원 ,  이형민 ,  김진우 외 1명

대한전자공학회 학술대회

2011 .11

FPGA 설계 데이터로부터 Verilog 기능 모델 추출

이종길 ,  장경선 ,  조한진

정보과학회논문지 : 컴퓨팅의 실제 및 레터

2012 .05

LLVM을 이용한 Verilog Backend 구현

박상현 ,  민경일 ,  김창현 외 1명

대한전자공학회 학술대회

2016 .11

OLED Analog Behavioral Modeling Based on Physics

Lee ,  Sang-Gun ,  Hatto 외 2명

한국정보디스플레이학회 International Meeting

2008 .01