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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2010.6
- 수록면
- 1,246 - 1,249 (4page)
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HDL modeling technique is widely used when we want to verify the operation of the system in early stage in the development process. Model must provide a behavioral description and contain accurate timing information of each signals. Verifying the schematic representation by the appropriate models of the chip under development allows us to reduce design complexity and efforts to find and fix faults. This paper confirms the systematic operation of memory controller physical layer by modeling its overall system in Verilog. The provided timing information is close enough to the actual implementation and the verification of actual design unit is reduced to the formal proof of equivalence between the model and the schematic.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
V. Acknowledgment
참고문헌
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