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저자정보
이영근 (한양대학교) 이중목 (한양대학교) 안병규 (한양대학교) 정찬민 (한양대학교) 정기석 (한양대학교) 정정화 (한양대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2006년도 추계학술대회 논문집Ⅱ
발행연도
2006.11
수록면
534 - 537 (4page)

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Modern DSP’s commonly run a set of complicated algorithms which take long run time and high power consumption. Accelerating IP’s are often employed to reduce the execution time and the power consumption. However, as the complexity and the variability of the DSP algorithms are growing, more and more accelerating IP’s are required. Since such specialized fixed IP’s are hard to design and debug, DSP’s with multiple accelerating IP’s are very likely to have a very poor time-to-market and an unacceptably high area cost. To improve the time-to-market and the area efficiency, dynamically reconfigurable DSP architectures have gained a lot of attention lately. Dynamically reconfigurable DSP’s typically have one (or two) multi-functional DSP accelerator which executes different, yet similar multiple core computations for a set of DSP algorithms. With this type of dynamically reconfigurable DSP accelerators, the time to market and the area/power efficiency of the DSP designs can be improved significantly.

목차

Abstract
Ⅰ. 서론
Ⅱ. Related Work
Ⅲ. 재구성 가능한 DSP Accelerator
Ⅳ. DSP 알고리즘
Ⅴ. 실험결과
Ⅵ. 결론
참고문헌

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