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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第45卷 第2號
발행연도
2008.2
수록면
82 - 92 (11page)

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최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고, 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.
#재구성 가능한 DSP #Variable Precision #Clock gating #Low power #Multiplier #low area

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 재구성 가능한 DSP 구조
Ⅲ. 재구성 가능한 DSP의 수행 알고리즘
Ⅳ. 재구성 가능한 DSP의 최적화
Ⅴ. 실험 결과
Ⅵ. 결론
참고문헌
저자소개

참고문헌 (8)

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1. [학술대회논문] - Christopher Pretty / / Reconfigurable DSP’s for Efficient MPEG-4 Video and Audio Decoding / The First IEEE International Workshop on Electronic Design, Test and Applications (DELTA '02) : 63 ~ google schola 2. [학술대회논문] - Jung-Mok Lee / 2006 / Design of a low power reconfigurable DSP architecture / International Ubiquitous Convergence Conference google schola 3. [학술지(정기간행물)] - Keith Reeves / 1996 / Reconfigurable Hardware Accelerator for embedded DSP / SPIE Proc. SPIE 2914 : 332 ~ 340 google schola 4. [학술대회논문] - Ya-Lan Tsao / / Parameterized and Low Power DSP Core for Embedded Systems / ISCAS ’03. Procedings of the 2003 International Symposium on Publication Volume:4, On page(s):V-265-V-268 google schola 5. [학술대회논문] - Li-Hsun Chen / 2003 / A High-Efficiency Reconfigurable Digital Signal Processor for Multimedia / Circuits and Systems, 2003. ISCAS '03. google schola

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