지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
이용수
등록된 정보가 없습니다.
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
Delay Locked Loop Design Issues
대한전자공학회 ISOCC
2004 .10
n - Δ delay-Lock Loops의 성능 해석 ( Performance Analysis of Extended n - Δ Delay-Lock Loops )
전자공학회지
1981 .02
PERFORMANCE ANALYSIS OF EXTENDED N-Δ DELAY-LOCK LOOPS
대한전자공학회 심포지엄 논문집
1980 .01
새로운 Locking 알고리즘을 이용한 DLL(Delay - Locked - Loop) 설계
대한전자공학회 학술대회
2000 .11
저전력 1.8V, 광대역 50~500㎒ 지연동기루프의 구현
대한전자공학회 학술대회
2001 .11
A Fast Locking Phase-Locked Loop
대한전자공학회 학술대회
1996 .01
저전력과 고속 록킹 알고리즘을 갖는 DLL ( Delay-Locked Loop ) 설계 ( A Design of DLL ( Delay-Locked-Loop ) with Low Power & High Speed locking Algorithm )
한국통신학회논문지
2001 .12
Fast locking All-Digital Phase-Locked Loop with Adaptive Loop Gain Control
한국통신학회 학술대회논문집
2019 .01
상보형 패스 트랜지스터를 이용한 저전력, 고속력 Delay Locked - Loop 설계
대한전자공학회 학술대회
2000 .11
Digital Phase Locked Loop에 관한 연구 ( A Study on the Digital phase Locked Loop )
대한전자공학회 학술대회
1984 .01
A fast-locking scheme for Phase Locked Loop using adaptive capacitance in Loop Filter
대한전자공학회 ISOCC
2005 .10
Loop Delay Analysis of All-Digital Phase-Locked Loop using Verilog Behavioral Simulation
한국통신학회 학술대회논문집
2019 .01
Digital Phase Locked Loop에 관한 연구
대한전자공학회 학술대회
1984 .11
디지털 제어 방식의 가변 시간 지연 라인을 이용한 Skew 보상을 위한 회로 설계
대한전자공학회 학술대회
2010 .06
빠른 lock - on time을 위한 선택적 시작점을 갖는 DLL
대한전자공학회 학술대회
2000 .11
디지털 제어 방식의 가변 시간 지연 라인을 이용한 Skew 보상을 위한 회로 설계
대한전자공학회 학술대회
2010 .06
Design of Low Power 1.8V, Wide Range 50~500MHZ Delay Locked Loop
대한전자공학회 기타 간행물
2001 .11
A 32/16 Multi-Phase Delay-Locked Loop for DVD Application
대한전자공학회 ISOCC
2005 .10
0.35㎛ CMOS 공정을 이용한 새로운 위상고정 시간이 빠른 위상고정루프
대한전자공학회 학술대회
2007 .11
0