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논문 기본 정보

자료유형
학술저널
저자정보
성현경 (상지대학교)
저널정보
한국정보기술학회 한국정보기술학회논문지 한국정보기술학회논문지 제12권 제1호(JKIIT, Vol.12, No.1)
발행연도
2014.1
수록면
111 - 120 (10page)
DOI
10.14801/kiitr.2014.12.1.111

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이 논문의 연구 히스토리 (4)

2014

전류모드 CMOS에 의한 4치 가산기 및 승산기의 구현
성현경 한국정보기술학회논문지 2014.01 학술저널

2012

T-Gate에 의한 전류모드 CMOS 3치 가산기 및 승산기의 구현
성현경 한국정보기술학회논문지 2012.03 학술저널

2009

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현
성현경 한국정보통신학회논문지 2009.09 학술저널

2006

전류모드 CMOS에 의한 3치 가산기 및 승산기의 구현
성현경 대한전기학회 학술대회 논문집 2006.10 학술대회자료

초록· 키워드

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본 논문에서는 전류모드 CMOS를 이용한 4치 가산기 및 승산기를 구현하였다. 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 4치 T-게이트를 구현하였다. 구현된 4치 T-게이트를 사용하여 유한체 GF(4)의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. HSpice 시뮬레이션을 통하여 이 회로들에 대한 동작특성을 보였다. 구현된 회로들은 0.18μm CMOS 표준 기술을 갖는 Hspice MOS 모델 LEVEL 47로 시뮬레이션 하였다. 본 논문에서 구현한 전류모드 CMOS에 의한 4치 가산기와 승산기의 시뮬레이션 결과에서 전달 지연시간이 0.12ms이며, 4치 가산기와 승산기가 안정하게 동작하여 출력신호를 얻는 동작속도가 300MHz, 소비전력이 1.08mW임을 보였다. 제안된 회로는 트랜지스터의 감소와 회선경로의 규칙성, 모듈화가지며, VLSI화에 적합하다.
#current-mode CMOS #finite fields GF(4) #T-gate #quarternary adder #quarternary multiplier

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 전류모드 CMOS 기본회로
Ⅲ. 전류모드 CMOS 4치 T-게이트의 구현
Ⅳ. 전류모드 CMOS 4치 가산기 및 승산기 구현
Ⅴ. 비교 및 검토
Ⅵ. 결론
References

참고문헌 (28)

참고문헌 신청
1. [학술지(정기간행물)] - C. M Allen / 1968 / A Minimization Technique for Multiple-Valued Logic Systems / IEEE Trans. Computer C-17 : 182 ~ 184 google schola 2. [학술지(정기간행물)] - Z. G. Vranesic / 1970 / A Many-Valued Algebra for Switching Systems / IEEE Trans. Computer C-19 : 964 ~ 971 google schola 3. [학술지(정기간행물)] - K. C. Smith / 1981 / The Prospects for Multi-Valued Logic: A Technology and Applications View / IEEE Trans. on Computer C-30 : 619 ~ 634 google schola 4. [학술지(정기간행물)] - S. L. Hurst / 1984 / Multiple-Valued Logic-Its Status and Its Future / IEEE Trans. Computer C-33 : 1160 ~ 1170 google schola 5. [학술지(정기간행물)] - K. C. Smith / 1987 / Multiple-Valued Logic : a Tutorial and Application / IEEE Computer Mag : 17 ~ 27 google schola

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