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논문 기본 정보

자료유형
학술저널
저자정보
성현경 (상지대학교)
저널정보
한국정보기술학회 한국정보기술학회논문지 한국정보기술학회논문지 제10권 제3호
발행연도
2012.3
수록면
1 - 8 (8page)

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본 논문에서는 T-Gate에 의한 전류모드 CMOS 3치 가산기 및 승산기를 구현하였다. 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트를 구현하였다. 구현된 3치 T-게이트를 조합하여 유한체 GF(3)의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, HSpice 시뮬레이션을 통하여 이 회로들에 대한 동작특성을 보였다. 3치 가산기 및 승산기는 0.18㎛ CMOS 표준 기술을 사용하였고, 단위전류는 15㎂로 하였으며, NMOS의 길이와 폭 W/L은 0.54㎛/0.18㎛이고, PMOS의 길이와 폭 W/L은 1.08㎛/0.18㎛이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47로 시뮬레이션 하였다. 본 논문에서 구현한 T-Gate에 의한 전류모드 CMOS 3치 가산기와 승산기의 시뮬레이션 결과에서 전달 지연시간이 1.2㎲이며, 3치 가산기와 승산기가 안정하게 동작하여 출력신호를 얻는 동작속도가 300MHz, 소비 전력이 1.08m㎽임을 보였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 전류모드 CMOS 기본회로
Ⅲ. 전류모드 CMOS 3치 T-Gate의 구현
Ⅳ. T-Gate에 의한 전류모드 CMOS 3치 가산기 및 승산기 구현
Ⅴ. 결론
참고문헌

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