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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.7
- 수록면
- 17 - 22 (6page)
이용수
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본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 전압제어지연단(VCDL)을 사용하며, 기준 지연단의 출력신호와 이전 지연단의 출력신호를 비교하여 위상차에 해당하는 만큼의 전압을 발생시켜 지연단의 제어전압으로 인가된다. 이 제어전압은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소시킨다. 제안된 클럭 발생기는 1.8V 0.18㎛ CMOS 공정을 이용하여, 100㎒를 입력신호로 인가 할 경우 1㎓의 신호가 출력 되도록 설계 하였다. 시뮬레이션 결과 출력 신호의peak-to-peak지터 값은 3..24㎰이었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 클럭 발생기 설계
Ⅲ. 시뮬레이션 결과 및 고찰
Ⅳ. 결론
감사의 글
참고문헌
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1. [학술지(정기간행물)] - G. Chien / 2000 / A 900-MHz local oscillator using a DLL-based frequency multiplier technique for PCS applications / IEEE J. Solid-State Circuits 35 (12) : 1996 ~ 1999
2. [학술지(정기간행물)] - H. H. Chang / 2006 / A 0.7-2GHz self-calibrated multiphase delay-locked loop / IEEE J. Solid-State Circuits 41 (5) : 1051 ~ 1061
3. [학술지(정기간행물)] - J. M. Chou / 2006 / Phase averaging and interpolation using resistor strings or resistor rings for multi-phase clock generation / IEEE J. Trans. Circuits Syst. I 53 (5) : 984 ~ 991
4. [학술지(정기간행물)] - F. Baronti / 2004 / A self-calibrating delay-locked delay line with shunt-capacitor circuit scheme / IEEE J. Solid-State Circuits 39 (2) : 384 ~ 387
5. [학술지(정기간행물)] - K. J. Hsiao / 2009 / An 8-GHz to 10-GHz distributed DLLfor multiphase clock generation / IEEE J. Solid-State Circuits 44 (9) : 2478 ~ 2487
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5. [학술지(정기간행물)] - K. J. Hsiao / 2009 / An 8-GHz to 10-GHz distributed DLLfor multiphase clock generation / IEEE J. Solid-State Circuits 44 (9) : 2478 ~ 2487
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