A Delay Locked Loop with an Embedded Duty Cycle Corrector

Ji-Hoon Lim ,  Byungsub Kim ,  Jae-Yoon Sim 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2015 .06

All Digital Duty Cycle Corrector

Jin-Hee Bae ,  In-Chul Hwang

대한전자공학회 학술대회

2017 .06

전력과 면적 감소를 위한 All-Digital Fast-Locked Duty-Cycle Corrector

정영석 ,  배희정 ,  김주성 외 1명

대한전자공학회 학술대회

2010 .11

Digital Phase Locked Loop에 관한 연구 ( A Study on the Digital phase Locked Loop )

양형규 ,  원동호

대한전자공학회 학술대회

1984 .01

Digital Phase Locked Loop에 관한 연구

양형규 ,  원동호

대한전자공학회 학술대회

1984 .11

Self Phase Measuring Delay Locked Loop for High Speed and Low Power Synchronous DRAM

박부용 ,  안진홍

대한전자공학회 학술대회

1998 .01

Delay Locked Loop Design Issues

Chulwoo Kim

대한전자공학회 ISOCC

2004 .10

Loop Delay Analysis of All-Digital Phase-Locked Loop using Verilog Behavioral Simulation

Byung-min Kim ,  Deog-kyoon Jeong

한국통신학회 학술대회논문집

2019 .01

n - Δ delay-Lock Loops의 성능 해석 ( Performance Analysis of Extended n - Δ Delay-Lock Loops )

류승문 ,  은종관 ,  김재균

전자공학회지

1981 .02

Fast locking All-Digital Phase-Locked Loop with Adaptive Loop Gain Control

JooYoung Chun ,  Deog-kyoon Jeong

한국통신학회 학술대회논문집

2019 .01

Dual-Digital Phase-Locked Loop에 과한 연구 ( A Study on the Dual Digital Phase Locked Loop )

김수일 ,  이상범 ,  성상기 외 2명

한국통신학회 학술대회논문집

1987 .01

Digital Phase-Locked Loops의 위상 포착 과정에 관한 연구 ( Acquisition Behavior of a Class of Digital Phase-Locked Loops )

안종구 ,  은종관

전자공학회지

1982 .05

PERFORMANCE ANALYSIS OF EXTENDED N-Δ DELAY-LOCK LOOPS

류승문 ,  은종관 ,  김재균

대한전자공학회 심포지엄 논문집

1980 .01

디지털 감지기를 통해 전류 특성을 조절하는 아날로그 듀티 사이클 보정 회로

최현수 ,  김찬경 ,  공배선 외 1명

대한전자공학회 학술대회

2006 .06

A Phase-Locked Loop with Embedded Analog-to-Digital Converter for Digital Control

Sooho Cha ,  Chunseok Jeong ,  Changsik Yoo

[ETRI] ETRI Journal

2007 .08

The Vernier delay line based Time to Digital Converter with 2.5㎰ resolution for All-Digital Phased-Locked Loop

Woosong Jung ,  Deog-Kyoon Jeong

대한전자공학회 학술대회

2020 .08

A Phase-Locked Loop with Reference Clock-Based Locking Time for Above-2.0Gb/s/pin DRAM Interface

Hyang-Ja Yang ,  Kwang-Il Pa ,  k 외 6명

대한전자공학회 ISOCC

2007 .10

A JITTER FREE ALL DIGITAL PHASE LOCKED LOOP

Maya Su ,  esh ,  Samiha Mou 외 1명

ICVC : International Conference on VLSI and CAD

1995 .01

상보형 패스 트랜지스터를 이용한 저전력, 고속력 Delay Locked - Loop 설계

장홍석 ,  정대영 ,  신경민 외 1명

대한전자공학회 학술대회

2000 .11

Synchronous Mirror Delay 회로를 이용한 저전력 Duty Cycle Corrector의 설계

배희정 ,  정영석 ,  강성찬 외 1명

대한전자공학회 학술대회

2010 .11