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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 532 - 535 (4page)
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A high-speed differential receiver with low-power interleaved direct decision feedback equalizer (DFE) is proposed and designed with a 0.18 um CMOS process. To save the power consumption, the new feedback topology is introduced. This architecture feeds back the previous bit to the proposed latch block. As a result, the adder blocks can be removed obtaining the low-power interleaved direct DFE. The current mode logic (CML) latch with embedded adder is used to reduce power consumption.
목차
Abstract
I. INTRODUCTION
II. ARCHITECTURE OF DECISION FEEDBACK EQUALIZER
III. CIRCUIT IMPLEMENTATION
IV. SIMULATION RESULT
V. CONCLUSION
REFERENCES
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