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논문 기본 정보
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- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
- 발행연도
- 2008.7
- 수록면
- 249 - 252 (4page)
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In this paper, faulty effects of interconnect opens in logic ICs fabricated with a 90㎚ CMOS process are analyzed by device simulation. In the analysis, it is examined whether a logical error can be caused at an opened input signal line by logic signals of the neighboring signal lines. The simulation results suggest us that a logical error may occur at an interconnect surrounding by 8 interconnects if the interconnects are longer than 5㎛ and the width of an open defect is greater than 2.0㎚.
목차
Abstract
1. Introduction
2. Targeted Layouts
3. Fault Analysis
4. Conclusion
Acknowledegements
References
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