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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2009
- 발행연도
- 2009.7
- 수록면
- 851 - 854 (4page)
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This paper proposes a new parallel simulated annealing (SA) suitable to multicore processors, in which multi-start approach and parallel local search were integrated in a sophisticated manner. The proposed parallel SA was applied to the LSI floorplanning problem. Experimental results showed that the proposed SA can produce floorplans comparable with ones obtained by the ordinary sequential SA, achieving more than 50% reduction of exectution time.
목차
Abstract
1. Introduction
2. Multi-Start Parallel SA
3. Application to LSI Floorplanning
4. Experimental Results
5. Conclusion
References
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