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논문 기본 정보
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- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2009
- 발행연도
- 2009.7
- 수록면
- 352 - 355 (4page)
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In this paper, we propose an efficient architecture of H.264 high profile encoder intra prediction module. This designed module can be operated in 306 cycle for one macroblock. To verify the Encoder architecture, we developed the reference C from JM13.2 and verified the our developed hardware using test vector generated by reference C. We adopt plane mode removal and SAD calculation to reduce the hardware cost and cycle. The designed circuit can be operated in 133㎒ clock system, and has 250K gate counts using TSMC 0.18 ㎛ process including SRAM memory.
목차
Abstract
1. Introduction
2. Proposed hardware architecture
3. Experiment Result
References
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