고해상도 저전력 SAR ADC의 면적 최적화를 위한 타이밍 레지스터 구조 설계

민경직; 김주성; 조후현; 부영건; 허정; 이강윤

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자료유형: 학술저널

저자정보: 민경직 (건국대학교) 김주성 (건국대학교) 조후현 부영건 (건국대학교) 허정 (건국대학교) 이강윤 (건국대학교)

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第47卷 SD編第8號

발행연도: 2010.8

수록면: 47 - 55 (9page)

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본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기(Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 ㎛ CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 ㎽ (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 1㎜ x 1㎜ 이었다.

#SAR ADC #error correction logic #timing register #low power #high resolution

참고문헌 (7)

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1. [학술지(정기간행물)] - Bang-sip Song / 1990 / A 10-b 15-MHz CMOS Recycling Two-Step A/D Converter / IEEE J. Solid-State Circuits 25 : 1328 ~ 1338

2. [학술지(정기간행물)] - M. Yotsuyanagi / 1993 / A 10 bit 50MHz pipelined CMOS A/D Converter with S/H / IEEE J. Solid-State Circuits 28 : 293 ~ 300

3. [기타자료] - R.E.Fletcher / 1976 / Analogue to digital converters / U.S. Patent 3938188

4. [기타자료] - H.Kaneko / 1973 / Bipolar analog to digital converter with double detection of sign bit / U.S. Patent 3735392

5. [학술지(정기간행물)] - Ryu,S. / 2007 / A 10-bit 50-MS/s pipelined ADC with opamp current reuse / IEEE Journal of Solid-State Circuits 42 (3) : 475 ~ 485

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