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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.10 No.1
- 발행연도
- 2010.3
- 수록면
- 45 - 48 (4page)
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An inter-pin skew compensation scheme is proposed, which minimizes the inter-pin skew of parallel interface induced by unequal trace length and loading of printed circuit board (PCB). The proposed scheme measures the inter-pin skew and compensates during power-up with simple hardware. The proposed scheme is applied to 3.2-Gb/s/pin DDR4 SDRAM and implemented in a 0.18 m CMOS process. The inter-pin skew is compensated in 324-cycles of 400-㎒ clock and the skew is compensated to be less than 24-ps.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. INTER-PIN SKEW COMPENSATION
Ⅲ. EXPERIMENTAL RESULTS
Ⅳ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
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