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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.10
- 수록면
- 79 - 85 (7page)
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본 논문은 0.18㎛ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 1.0×10<SUP>-12</SUP> 이하 이며 chip size는 0.5 × 0.6 ㎟이고 1.8 V supply voltage에서 49㎃ current를 소모한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Receiver 설계
Ⅲ. 실험
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (11)
참고문헌 신청
1. [학술대회논문] - A. Maxim / 2005 / A 3.3V 10Gb/s SiGe limiting transimpedance amplifier using a pseudo differential input and a limiting Cherry-Hooper stage / Radio Frequency Integrated Circuits (RFIC) Symposium, 2005. Digest of Papers. 2005 IEEE : 313 ~ 316
2. [학술대회논문] - D. Kehrer / 2003 / 40Gb/s 2:1 multiplexer and 1:2 demultiplexer in 120nm CMOS / ISSCC, Digest of Technical Papers : 344 ~ 345
3. [단행본] - Tomas H. LEE / 1998 / The Design of CMOS Radio Frequency Integrated Circuits, 2nd / Cambridge University Press
4. [학술지(정기간행물)] - R. Farjad-Rad / 1999 / A 0.4 um CMOS 10-Gb/s 4-PAM pre-emphasis serial link / IEEE Journal of Solid-state Circuits 34 : 580 ~ 585
5. [학술지(정기간행물)] - R. Farjad-Rad / 2000 / A 0.3um CMOS 8-Gb/s 4-PAM Serial Link Transceiver / IEEE Journal of Solid-state Circuits 35 : 757 ~ 763
2. [학술대회논문] - D. Kehrer / 2003 / 40Gb/s 2:1 multiplexer and 1:2 demultiplexer in 120nm CMOS / ISSCC, Digest of Technical Papers : 344 ~ 345
3. [단행본] - Tomas H. LEE / 1998 / The Design of CMOS Radio Frequency Integrated Circuits, 2nd / Cambridge University Press
4. [학술지(정기간행물)] - R. Farjad-Rad / 1999 / A 0.4 um CMOS 10-Gb/s 4-PAM pre-emphasis serial link / IEEE Journal of Solid-state Circuits 34 : 580 ~ 585
5. [학술지(정기간행물)] - R. Farjad-Rad / 2000 / A 0.3um CMOS 8-Gb/s 4-PAM Serial Link Transceiver / IEEE Journal of Solid-state Circuits 35 : 757 ~ 763
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