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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.8
- 수록면
- 71 - 78 (8page)
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고속 메모리의 인터페이스를 위한 8 × 8-Gb/s/채널 4-레벨 펄스진폭변조 입출력회로를 1.35V의 공급전압을 가지는 70㎚ DRAM 공정을 이용하여 설계하였다. 4-레벨 펄스진폭변조를 위한 3 가지의 eye opening에서 상위와 하위 eye의 전압과 시간의 마진을 증가시키기 위해 비균형 4-레벨 펄스진폭변조의 신호전송 기법을 제안한다. 제안한 기법은 수신 단에서의 기준 전압 노이즈 영향을 33% 감소시키며, 이를 통계적인 수식을 통해 분석한다. 일반적인 직렬 인터페이스 대비 신호 손실이 적은 DRAM 채널의 ISI(신호간의 간섭)를 줄이기 위해 수신 단에서 단일 비트 펄스의 테스트 신호를 적분함으로 ISI를 측정하는 적응형 프리앰퍼시스 기법을 구현한다. 또한, 이를 위해 정해진 테스트 패턴에 의해 최적의 ISI를 측정하기 위한 적분 클럭의 시간 보정기법을 제안한다.
목차
요약
Abstract
Ⅰ. Introduction
Ⅱ. Asymmetric 4-Pam Transceiver Design
Ⅲ. TX Pre-Emphasis for DRAM Channel
Ⅳ. Conclusion
참고문헌
저자소개
참고문헌 (6)
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1. [학술지(정기간행물)] - K. Chang / 2003 / A 0.4-4Gb/s CMOS quad transceiver cell using on-chip regulated dual-loop PLLs / IEEE J. Solid-State Circuits 38 (5) : 747 ~ 754
2. [학술대회논문] - N. Nguyen / 2008 / A 16-Gb/s differential I/O cell with 380fs RJ in an emulated 40nm DRAM process / in Proc. IEEE VLSI Circuit Symp. : 128 ~ 129
3. [학술지(정기간행물)] - K.-h. Kim / 2007 / An 8Gb/s/pin 9.6ns Row-Cycle 288Mb Deca-Data Rate SDRAM with an I/O Error-Detection Scheme / IEEE J. Solid-State Circuits 42 (1) : 193 ~ 200
4. [학술지(정기간행물)] - J. L. Zerbe / 2003 / Equalization and Clock Recovery for a 2.5-10Gb/s 2-PAM/4-PAM Backplane Transceiver Cell / IEEE J. Solid-State Circuits 38 (12) : 2121 ~ 2130
5. [학술지(정기간행물)] - J. F. Buckwalter / 2006 / Phase and amplitude pre-emphasis techniques for low-power serial links / IEEE J. Solid-State Circuits 41 (6) : 1391 ~ 1399
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3. [학술지(정기간행물)] - K.-h. Kim / 2007 / An 8Gb/s/pin 9.6ns Row-Cycle 288Mb Deca-Data Rate SDRAM with an I/O Error-Detection Scheme / IEEE J. Solid-State Circuits 42 (1) : 193 ~ 200
4. [학술지(정기간행물)] - J. L. Zerbe / 2003 / Equalization and Clock Recovery for a 2.5-10Gb/s 2-PAM/4-PAM Backplane Transceiver Cell / IEEE J. Solid-State Circuits 38 (12) : 2121 ~ 2130
5. [학술지(정기간행물)] - J. F. Buckwalter / 2006 / Phase and amplitude pre-emphasis techniques for low-power serial links / IEEE J. Solid-State Circuits 41 (6) : 1391 ~ 1399
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