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논문 기본 정보

자료유형
학술대회자료
저자정보
김상규 (서강대학교) 박은석 (서강대학교) 김주호 (서강대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2009년 SoC학술대회
발행연도
2009.5
수록면
130 - 133 (4page)

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정지 상태에서 전압레벨로 인하여 회로에 발생할 수 있는 문제로는 MOS의 gate node가 high impedance 상태에 머물러 있는 경우, level shifter가 누락된 경우, bulk bias 문제 및 slim MOS에 높은 전압이 인가 된 경우 등이 있다. 이러한 문제들은 leakage current를 발생하고 더 나아가 오동작 등의 chip-fail을 유발하기도 한다. 따라서 이러한 문제들을 설계상에서 조기에 발견하고 수정하여야 한다. 그러기 위하여 정지 상태에서의 회로 검사가 필수적인데, 이때 silicon debug를 고려한 설계자의 의도를 반영하는 것이 필요로 한다. 본 논문에서는 설계자가 silicon debug를 고려하여 설계한 회로에 대한 새로운 voltage level 계산 및 전파를 통한 static circuit check 기법에 대하여 소개한다. 제안된 기법을 적용하여 제작된 SGCCK는 기존의 방법 대비 14.4%의 오류 검출 성능 향상을 보였다.
#Silicon debug #Focused ion beam #Static circuit check

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 배경
Ⅲ. 본론
Ⅳ. 실험
Ⅴ. 결론
참고문헌

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