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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.5
- 수록면
- 25 - 31 (7page)
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본 논문에서는 공급전압의 전하를 재활용하여 전력소모를 줄인 저전력 SRAM(Low power SRAM using supply voltage charge recycling: SVCR-SRAM)을 제안하였다. 제안한 SVCR-SRAM은 SRAM 셀 블록을 두 개의 셀 블록으로 나누어 두 종류의 공급전압을 공급한다. 이중 하나는 VDD와 VDD/2이고, 다른 하나는 VDD/2와 GND이다. N비트 셀들이 연결되었을 때, VDD와 VDD/2의 전원으로 동작하는 N/2비트의 셀들에서 사용된 전하는 나머지 VDD/2와 GND의 전원으로 동작하는 N/2비트의 셀들에서 재활용된다. SVCR 기법은 전력소모가 많은 비트라인, 데이터 버스, SRAM 셀에서 사용되어 전력소모를 줄여준다. 다른 부분들에서는 동작속도를 높이기 위해 VDD와 GND의 공급전압을 사용하였다. 또한, SVCR-SRAM에서는 Body-effect로 인한 SRAM 셀들의 누설전류가 크게 감소하는 효과가 있다. 검증을 위하여, 64K비트(8K×8비트)SRAM chip을 VDD=1.8V, 0.18㎛ CMOS 공정으로 구현하였다. 제작된 SVCR-SRAM에서는 쓰기전력의 57.4%와 읽기전력의 27.6%가 줄었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. SVCR-SRAM 구조
Ⅲ. 실험 결과와 비교
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (6)
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1. [학술지(정기간행물)] - B.-D. Yang / 2003 / A low power charge-recycling ROM architecture / IEEE Trans. VLSI Syst. 11 : 590 ~ 600
2. [학술지(정기간행물)] - B.-D. Yang / 2005 / A low-power SRAM using hierachical bit line and local sense amplifiers / IEEE J. Solid-State Circuits 40 (6) : 1366 ~ 1376
3. [학술지(정기간행물)] - K.-J. Kim / 2008 / A Low-Power SRAM Using Bit-Line Charge-Recycling / IEEE J. Solid-State Circuits 43 (2) : 446 ~ 459
4. [학술지(정기간행물)] - M. Sharifkhni / 2007 / Segmented Virtual Ground Architecture for Low-Power Embedded SRAM / Very Large Scale Integration (VLSI) Systems, IEEE Transactions on 15 : 196 ~ 205
5. [학술지(정기간행물)] - K. Zhang / 2005 / SRAM design on 65-nm CMOS technology with dynamic sleep transistor for leakage reduction / IEEE J. Solid-State Circuits 40 (4) : 895 ~ 901
2. [학술지(정기간행물)] - B.-D. Yang / 2005 / A low-power SRAM using hierachical bit line and local sense amplifiers / IEEE J. Solid-State Circuits 40 (6) : 1366 ~ 1376
3. [학술지(정기간행물)] - K.-J. Kim / 2008 / A Low-Power SRAM Using Bit-Line Charge-Recycling / IEEE J. Solid-State Circuits 43 (2) : 446 ~ 459
4. [학술지(정기간행물)] - M. Sharifkhni / 2007 / Segmented Virtual Ground Architecture for Low-Power Embedded SRAM / Very Large Scale Integration (VLSI) Systems, IEEE Transactions on 15 : 196 ~ 205
5. [학술지(정기간행물)] - K. Zhang / 2005 / SRAM design on 65-nm CMOS technology with dynamic sleep transistor for leakage reduction / IEEE J. Solid-State Circuits 40 (4) : 895 ~ 901
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