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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.4
- 수록면
- 37 - 44 (8page)
이용수
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본 논문에서는 다중 전하펌프를 이용하여 저항과 커패시턴스 크기를 변화시키는 구조의 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 이러한 구조는 좁은 대역폭과 작은 루프 필터 저항 값을 가능하게 하여 좋은 잡음 특성과 기준 주파수 의사 잡음 특성을 가지도록 한다. 제안된 위상고정루프는 3.3V 0.35㎛ CMOS 공정을 이용하여 제작되었다. 851.2㎒ 출력 주파수에서 측정된 위상 잡음은 -105.37 ㏈c/㎐ @1㎒이며, 기준 주파수 의사 잡음은 -50㏈c이다. 측정된 위상고정시간은 25㎲이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안한 위상고정루프의 구조
Ⅲ. 측정 결과
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (9)
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1. [학술지(정기간행물)] - Marianne M. KAMAL / 2003 / Design and implementation of a low-phase-noise integrated CMOS Frequency Synthesizer for high-sensitivity narrow-band FM transceivers / Microelectronics : 167 ~ 175
2. [학술지(정기간행물)] - Yan Ge / 2005 / A Fast Locking Charge-Pump PLL with Adaptive Bandwidth / ASIC 1 : 431 ~ 434
3. [학술지(정기간행물)] - Kyoohyun Lim / 2000 / A Low-Noise Phase-Locked Loop Design by Loop Bandwidth Optimization / IEEE J. Solid-State Circuits 35 (6) : 807 ~ 815
4. [학술지(정기간행물)] - Tsung-Hsien Lin / 2001 / A 900-MHz 2.5-mA CMOS Frequency Synthesizer with an Automatic SC Tuning Loop / IEEE J. Solid-State Circuits 36 (3) : 424 ~ 431
5. [학술지(정기간행물)] - Shen Ye / 2002 / A Multiple-Crystal Interface PLL With VCO Realignment to Reduce Phase Noise / IEEE J. Solid-State Circuits 37 (12) : 1795 ~ 1803
2. [학술지(정기간행물)] - Yan Ge / 2005 / A Fast Locking Charge-Pump PLL with Adaptive Bandwidth / ASIC 1 : 431 ~ 434
3. [학술지(정기간행물)] - Kyoohyun Lim / 2000 / A Low-Noise Phase-Locked Loop Design by Loop Bandwidth Optimization / IEEE J. Solid-State Circuits 35 (6) : 807 ~ 815
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