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한국정보과학회 강원지부 한국정보과학회 강원지부 학술대회 논문집 한국정보과학회 강원지부 제1회 학술대회 논문집 제1권 제1호
발행연도
2007.6
수록면
32 - 37 (6page)

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반도체 공정이 미세 공정으로 발전하면서 누설전류가 현격히 증가하였다. 증가한 누설전류는 Iddq 테스팅의 효용성을 저하 시킨다, 이 논문은 SVL (Self-controllable Voltage Level) 회로를 이용한 내장형 전류 감지 회로를 제안하였다. 제안한 내장형 전류감지 회로는 테스팅 모드 시 누설전류를 감소시킴으로써 Iddq 테스팅의 효율성을 증가시켰다. 타당성을 입증하기 위하여 4 비트 CLA (Carry Look Ahead Adder)를 대상회로로 하고, 0.18um CMOS 공정을 이용하여 설계하였으며, HSPICE 모의실험을 통하여 검증하였다.

목차

요약
1. 서론
2. 기존 회로
3. 내장형 전류 감지 회로 설계
4. 4 비트 CLA
5. 결론
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