SystemC를 이용한 아키텍처 탐색과 네트워크 SoC 성능향상에 관한 연구

이국표; 윤영섭

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자료유형: 학술저널

저자정보: 이국표 윤영섭

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編第45卷第4號

발행연도: 2008.4

수록면: 78 - 85 (8page)

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네트워크 SoC 칩을 대상으로 SystemC를 이용한 High-level 설계 방법을 연구하였다. 실제 Verilog RTL 모델과 비교하여 깊이있는 Architecture 구조탐색과 정확한 SystemC 모델 cycle 검증을 토대로 하여 High-level 설계를 강조할 것이다. 대다수 High-level 설계와 접근방법과 다르게, SystemC 모델과 Verilog RTL 모델의 성능을 비교해 보고, SystemC-based platform을 검증하기 위해 On-chip test board 측정 데이터를 이용하였다. 이 논문에서는 High-level 설계기법이 RTL 모델과 같은 정확성을 얻을 수 있을 뿐만 아니라, RTL 모델보다 100배 이상 빠른 시뮬레이션 속도를 달성할 수 있음을 보여 주었다. 그리고, 아키텍처 구조탐색을 통해서 시스템 성능하락의 원인을 파악하고, 대안을 찾아보았다.

#Architecture Exploration #Ethernet #Architecture Performance #SoC #SystemC

참고문헌 (8)

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1. [학술지(정기간행물)] - Kanishka Lahiri / 2004 / Design Space Exploration for Optimizing On-Chip Communication Architectures / IEEE Trans. Computer-Aided Design 23 : 952 ~ 961

2. [학술대회논문] - K. Lahiri / 2000 / Communication architecture tuners: A methodology for the design of high performance communication architectures for system-on-chips / Proc. Design Automation Conf. : 513 ~ 518

3. [인터넷자원] - / / CoCentric System Studio Data Sheet,Synopsys

4. [인터넷자원] - Preeti Ranjan Panda / / SystemC.A modeling platform supporting multiple design abstractions,Synopsys Inc

5. [인터넷자원] - / / /www.cadence.com/verisity/

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주요연구분야 공학 > 전기전자공학 > 정보통신공학 공학 > 전기전자공학 > 전자공학

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