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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第45卷 第4號
발행연도
2008.4
수록면
43 - 48 (6page)

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본 논문은 기존의 8B/10B 코딩테이블을 축소하여 단순화 방법에 의한 8B/10B 인코더 설계를 제안하였다. 제안하는 방법은 기존의 코딩 테이블을 덧셈기를 이용하여 축소하고 디스패리티 제어 블록의 알고리즘을 수정하였다. 제안한 인코더를 로직 시뮬레이션 및 로직 합성을 진행하여 Magna CMOS 0.18㎛공정에서 최대 동작 속도는 343㎒와 칩 면적 1886μ㎡의 결과를 얻을 수 있었다.
#8B/10B #encoder #encoding table #disparity #run length

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Architecture
Ⅲ. Performance Analysis
Ⅳ. Conclusion
References
저자소개

참고문헌 (5)

참고문헌 신청
1. [학술지(정기간행물)] - A.X.Widmer / 1983 / A DC-balanced,Partitioned-Block,8B/10B transmission Code / IBM J.Res.Develop 27 : 440 ~ 451 google schola 2. [학술대회논문] - H. Lee / 2003 / High speed 8B/10B encoder/decoder design by Logic Reduction / 2003 SoC Design Conf. : 910 ~ 913 google schola 3. [단행본] - Actel / 1998 / Implementing an 8b/10b Encoder/Decoder for Gigabit Ethernet / Application Note google schola 4. [단행본] - Lattice / 2002 / 8b/10b Encoder/Decoder / Reference Design,Nov google schola 5. [단행본] - Xilinx / 2004 / Logic core, 8B/10B Encoder v5.0 google schola

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허정화 ,  박노경 ,  박상봉 한국통신학회논문지 2004 .01

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