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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.12
- 수록면
- 371 - 376 (6page)
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디지털 FIR 정합 필터의 하드웨어 축소를 위해, 최소 개수의 자리수를 갖는 2의 승수로 필터 계수를 표현한다. 2의 승수로 표현되는 계수를 갖는 디지털 필터는 자리이동만으로 곱셈을 처리할 수 있기 때문에 FPGA로 구현하는 경우 비용과 속도 측면에서 매우 유리하다. 특히, 단순한 구조로 인하여 디지털 라디오와 같은 매우 빠른 표본화 비를 요구하는 영역을 감당할 수 있다. 그러나 FPGA로 필터를 구현할 경우, 계수 표현을 위한 레지스터 비트의 제약과 하드웨어 축소를 위한 계수 값 변형 등의 이유로 성능을 평가할 방법이 필요하다. 본 논문은 디지털 자료 전송을 위한 FIR 정합필터를 하드웨어 축소방법으로 설계하고 설계된 디지털 정합 필터의 성능을 평가하는 방법을 제안한다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 디지털 FIR 정합 필터의 성능 지수
Ⅲ. 평가 예제
Ⅳ. 결론
참고문헌
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